java边沿触发_FPGA基础入门篇(四) 边沿检测电路

FPGA基础入门篇(四)——边沿检测电路

一、边沿检测

边沿检测，就是检测输入信号，或者FPGA内部逻辑信号的跳变，即上升沿或者下降沿的检测。在检测到所需要的边沿后产生一个高电平的脉冲。这在FPGA电路设计中相当的广泛。

没有复位的情况下，正常的工作流程如下：

(1)D触发器经过时钟clk的触发，输出trigger信号，保存了t0时刻的信号。

(2)同时由trigger通过非门输出信号，保留了当前时刻t1的触发信号

(3)经过与门输出信号pos_edge，neg_edge

a) 只有t0时刻为高，且t1时候为低的时候，与门输出高，此时为下降沿。

b) 只有to时候为低，且t1时候为高的时候，与门输出高，此时为上升沿。

当然，在复位的时刻，DFF被复位，无法检测触发信号。

二、采用一个触发器的边沿检测电路设计：

verilog代码实现：

//one trigger

module edge_detect(

input clk_i, rst_n_i, data_i, //输入端口

output posedge_o,negedge_o//输出端口

);

//one regester

reg tri_1;

always@(posedge clk_i or negedge rst_n_i)

begin

if (! rst_n_i)//置位

begin

tri_1 <= 1'b0;

end

else

begin

tri_1 <= data_i;//触发器

end

end

assign negedge_o = tri_1 & (~data_i); //下降沿检测

assign posedge_o = (~tri_1) & data_i; //上升沿检测

endmodule

RTL电路

用vivado RTL分析电路