FPGA的控制电路看起来是整个FPGA里面最复杂最关键的部分了,设计这部分电路的时候要特别小心
1. I/O标准,专用配置引脚一般使用专用的VCCPGM电压,所以这些信号需要上拉或者下拉的时候,需要连接到VCCPGM,JTAG电路一般由VCCPD 供给,而且JTAG电路一般属于Bank1,而VCCPD和Bank的VCCIO是由一定关系的,如果VCCIO为3.3V,则VCCPD为3.0V,如 果VCCIO为2.5V或者以下电平标准,则VCCPD为2.5V。故而JTAG电路的TMS TDI上拉的话,需要上拉到Bank1的VCCPD
2. TCK,TCK需要对地接1K的负载电阻,有时候还接一个额外的小电容,作用是降低引脚的Slew Rate?
3. CONFIG_DONE,CONFIG_DONE是双向引脚,输出是开漏结构,故而需要10K的上拉电阻(如果外部控制器没有内部上拉电阻的话)。值得一 提的是这个引脚的功能,作为输出,它在FPGA配置前和配置时刻,会输出低电平,而在配置完成后,内部电路释放此引脚,输出则为高电平,这个高电平被输入 检测到后,作为FPGA内部初始化的起始信号。
4. MSEL,按照所选来配置方式来决定这些引脚是上拉还是接地,Altera文档一般指示直接上拉或接地,不过也可以串接电阻然后接地或者上拉。
5. nCONFIG,通过10K电阻上拉,还可以接一个到地的按钮开关作为系统复位信号
6. DEV_CLRn,如果输入为0,会清零FPGA内部所有寄存器,可以作为CPU_reset...
7. CLKUSR,,配置时钟输入引脚,如果不用,接地