关于与PCb等长问题(等长线误差和建立保持时间关系，传输速度)

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最经在画一个LCd的接口

有3个8位的GRB信号，总共24根线，查数据得到信号的建立时间和保持时间都是8ns，最长的线和最短的线的信号传输差大于8ns才会影响信号，按照按照pcb上走线1000mil延时180ps计算，一个10inch的板子走线差就按10inch计算也才1.8ns，那么8ns的话是需要44*1000mil为 44000mil。所以不需要等长。

原则上说，高于100M都要注意时序，只不过在频率没有超过一个度，比如300M的时候，等长控制不用那么严格。设计时候还要注意拓扑结构。通常是Y形结构。 等长是PCB设计的时候经常遇到的问题。存储芯片总线要等长，差分信号要等长。什么时候需要做等长，等长约束条件是什么呢？         首先，等长的作用。由于信号在PCB走线上存在延时，正比于信号线的长度。假设PCB上有两个完全相同的信号，但是布线长度不同。那么发端完全相同的信号在接收端就会由于延时的差异造成两个信号相位的不同。不相关的信号布线差异都不会引起问题。但是如果两根信号有时序要求，那么信号延时就可能造成信号错误。所以有时序要求的信号就会有等长要求。         例如差分信号，两根差分线上的信号是相位完全相反，如果不等长就会造成信号相位偏差，很容易造成错误。尤其是差分信号一般信号幅度都不高，更容易引起问题。所以差分信号的等长约束一般都比较严格，基本会要求在等长正负50mil以内甚至更小。         经常看到的还有内存颗粒的等长要求。有些约束说DDR2的等长要求数据线时钟线等长控制在正负50mil，地址线等长控制在正负100mil等等。实际画图的时候可能一个小的弯角就能差出几十个mil。其实这些约束条件比较苛刻，是为了满足绝大部分应用的需要。在我们每一个具体设计当中，可以根据芯片具体要求和运行速率的不同放宽约束条件，同样能满足要求，降低PCB设计复杂度。只要清楚PCB板上走线延时，表层走线大约140ps/inch,内层走线大约166ps/inch，再根据芯片运行速度和信号上升时间保持时间，推算出具体等长要求就可以了。

 

 

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