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RSS订阅原创 Mrain说PCB之50欧姆的阻抗线隔层参考的做法--02
本文探讨了GMSL2高速信号线的阻抗控制方案优化。针对布线空间有限的情况，提出采用共面波导(Coated Coplanar With Cutout Ground 3B)结构，通过调整共面地间距(D1)和接地铜带间距(CGS1/CGS2)来实现阻抗匹配。实验表明，共面地间距保持1倍线宽(1W)即可，而接地铜带间距为1.5倍线宽时能达到目标50Ω阻抗。该方案在有限空间内同时满足了载流要求和阻抗控制需求，适用于高频/高速信号设计。文中还详细分析了该模型的三层介质叠层结构，并指出当前计算未考虑制造公差。
2026-01-22 18:21:47
389
原创 Mrain说PCB之50欧姆的阻抗线隔层参考的做法--01
摘要：本文探讨了PCB设计中阻抗控制和载流能力的平衡问题。首先分析了BOT层50欧姆阻抗线的设计要点，建议采用10-11MIL线宽。针对1A载流新需求，发现单纯加宽走线至15MIL会降低阻抗。通过挖空相邻两层参考平面并调整线宽至30MIL，同时保证45MIL间距，最终实现50欧姆阻抗和1A载流的双重目标。文中比较了不同计算模型的适用性，强调多层介质等效处理的重要性，为PCB设计中的阻抗与载流平衡提供了实用解决方案。
2026-01-22 18:21:00
277
原创 Mrain说PCB之器件place bound尺寸知多少--续集02
文章摘要：作者分享了在PCB设计项目中遇到的器件高度信息设置问题。原本以为按手册要求设置器件高度即可，但后期发现R0402电阻因封装库中PACKAGE_HEIGHT_MIN设置异常导致3D模型高度显示错误。通过实验发现Allegro导出STEP文件时采用MAX-MIN高度值计算，建议保持常规封装设计习惯，避免特殊设置。文章强调统一PCB封装标准的重要性，并提醒在项目初期严格检查封装高度信息，防止后期装配干涉问题。
2026-01-13 18:15:24
611
原创 Marin说PCB之电容物料的替换经验总计--02
电容替换需重点关注S参数，因其直接影响电源完整性和高速信号性能。仿真GMSL走线时需导入电容S参数模型，否则会将其视为理想导线导致结果失真。替换国产物料时，不仅要对比物理特性参数，更要重视S参数等电气性能指标。本文原创，转载请注明来源。
2025-12-05 18:09:21
261
原创 Marin说PCB之电容物料的替换经验总计--03
本文探讨了电容S参数采样点设置对仿真结果准确性的影响。通过对比发现，默认的1000采样点仿真结果与官网数据差异较大（5.8MHz时16mΩ vs 2MHz时6mΩ）。经检查发现实际电容S参数采样点高达1496万。提高仿真采样点后，结果逐渐接近官网数据（2.3MHz时5.8mΩ），且曲线更加平滑。实验表明，精确设置器件参数对仿真准确性至关重要，采样点不足会导致明显误差。文章通过三种案例对比，验证了提高采样点对改善仿真精度的重要作用。
2025-12-05 18:08:56
415
原创 Marin说PCB之电容物料的替换经验总计--01
摘要：国产物料替换需重点关注电容选型，从电气性能（容值、耐压、ESR/ESL）、温度特性、物理参数等多维度严格把关。核心是阻抗-频率曲线匹配，尤其针对不同应用场景（去耦/滤波/时序）侧重不同参数。必须通过样品实测、小批量验证等步骤确保替代可靠性，避免简单"容值-电压-封装"匹配的误区。国产化替代是系统工程，需深入理解原器件功能并针对性验证。（149字）
2025-12-05 18:00:30
978
原创 Marin说PCB之LPDDR5的仿真报告分析--02
摘要：本文分析了LPDDR5数据线的性能表现，发现DDR2_DFI1_B0组在tDIVW1、tDIVW2和Wck_Jitter参数上表现最差，而DDR0_DFI0_B0组最优。虽然DDR0_DFI1_B1和DDR1_DFI1_B1两组走线长度最长，但DDR2_DFI1_B0组因走线路径主要分布在DRAMField区域而非BusChannel区域，导致性能差异。通过PCB走线长度和路径分布的分析，揭示了不同数据线组的性能差异原因。
2025-12-04 21:00:00
154
原创 Marin说PCB之LPDDR5的仿真报告分析--01
本文分析了LPDDR5仿真报告中的DQWrite信号问题，重点对比了DDR2_DFI1_B1和DDR2_DFI1_B0两组数据线。指出DDR2_DFI1_B0组因走线过长（1414MIL）且主要分布在DRAMField区域，导致信号质量较差。文章详细介绍了DDR走线的三个关键区域（Breakout、BusChannel、DRAMField）的间距规则差异，强调应避免在Breakout和DRAMField区域走线过长，建议平行走线长度控制在100MIL以内。仿真结果显示K3KLDLD0FM颗粒在6400Mbp
2025-12-04 20:30:00
1222
原创 Marin说PCB之PCB电源路径上的ESR变化对其PDN性能的影响
总之，电源路径被过孔打碎是一个严重的PCB设计问题，它会从直流和交流两个方面全面恶化PDN性能，必须在设计阶段予以高度重视和避免，最好是利用仿真软件做一下评估。影响： 寄生电感会与去耦电容形成谐振，可能在某个频率点产生很高的阻抗峰值，这进一步恶化了高频段的PDN性能。这相当于极大地减小了有效横截面积。当电源层的铺铜路径被大量非自身信号的过孔打碎时，路径上的ESR会显著增加，并且会对该路电源的PDN表现产生明确的负面影响。同时，在过孔之间的狭窄通道处，电流密度会急剧增大，这进一步加剧了该局部区域的电阻。
2025-12-02 22:30:00
655
原创 Marin说PCB之波峰焊和选择性波峰焊焊接插件的区别
波峰焊与选择性波峰焊是两种不同的通孔插件焊接技术。波峰焊适用于大批量单一元件产品，通过整板焊接实现高效率低成本，但热影响大且易产生桥连；选择性波峰焊采用局部点焊，具有热影响小、精度高的特点，适合高密度SMT/THT混装板，但设备成本高且速度慢。在布局设计时，波峰焊需严格遵循器件方向、间距等DFM规则，而选择性波峰焊则提供更大自由度。选择工艺需综合考虑产品特性、产量和可靠性要求。
2025-12-02 20:00:00
1152
原创 Marin说PCB之Allegro高亮BOM器件技巧详解--02
摘要：本文讲述了产线首件检查时发现的贴片器件位号与图纸颜色标注不符的问题。经排查发现BOM格式选择错误导致器件位号未被正确高亮：默认的横向排列格式无法被软件识别，应选用纵向排列格式。修正后软件能正常识别所有器件位号，解决了图纸与实际贴片状态不符的问题。文章由细心的小编原创，提醒读者注意BOM格式选择的重要性。
2025-11-28 17:30:30
184
原创 （知识分享）Marin说PCB之层叠设计中的RC值知多少？
摘要：PCB层叠设计中半固化片（PP）的树脂含量（RC值）是关键参数，直接影响介电性能、厚度控制、线路填充、机械强度、散热能力和制造工艺。高RC值（＞70%）适合高频高速和精细线路PCB，提供更好的介电均匀性和填充性；低RC值（＜65%）则适用于高功率和高机械强度需求。RC值选择需综合考虑应用场景，实现性能与成本的平衡，确保PCB设计的可靠性。（149字）
2025-11-17 20:30:00
917
原创 Marin说PCB之电源完整性之电源网络的PDN仿真CST---09
本文对比分析了三星CL32B476KQVVPNE电容的两种S参数模型（精准型和简单型）在PDN仿真中的差异。通过官网提供的阻抗频率特性曲线和仿真对比，发现精准S参数能更真实反映工况，而简单S参数在裕量充足时可替代使用。当仿真结果接近限值时，建议采用精准模型或优化PCB设计。文章强调要根据实际需求选择合适的S参数模型，并附有官方物料链接供参考。
2025-11-12 18:09:27
420
原创 Marin说PCB之电源完整性之电源网络的PDN仿真CST---07
摘要：本文探讨了VDD_DDR_0V75电源网络PDN曲线分析的正确方法。作者指出将VDD_DDR0N1和VDD_DDR2两个电源网络合并分析会导致结果偏大，建议将这两个分布在芯片左右两侧的网络设置为两个独立PORT口分别进行PDN仿真。通过对比分析，文章强调在原理图合并设计的情况下，仿真时应保持电源网络的独立性以获得更准确的结果。本文原创，转载请注明来源。
2025-11-11 18:19:42
349
原创 Marin说PCB之电源完整性之电源网络的PDN仿真CST---08
本文分析了VDD_DDR2电源网络在0.5MHz-0.7MHz频段不满足阻抗要求的问题。主要原因是VRM模块布局距离主芯片较远，以及C1210_47uF与C0402系列电容并联引发的反谐振效应。解决方法包括：优化VRM布局位置至中心区域、调整电容参数（降低ESL或ESR）、在允许情况下增加内层电源铺铜面积以改善阻抗路径。通过多维度优化措施，可有效改善该频段的阻抗特性，确保电源网络符合设计规范。
2025-11-11 18:17:05
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原创 Marin说PCB之电源完整性之电源网络的PDN仿真CST---06
本文分享了一个电源仿真案例，作者在成都出差时协助同事处理DDR电源网络设计问题。两个电源网络(VDD_DDR0N1和VDD_DDR2)的阻抗要求不同，但原理图中被合并处理。通过导入设计文件和层叠编辑后，仿真结果显示VDD_DDR0N1的要求更为严格，建议采用其限值曲线。作者预告下期将揭示更多设计细节，提醒读者持续关注后续分析。案例展现了实际工程中电源网络设计的考量要点。
2025-11-10 23:09:14
341
原创 Marin说PCB之高速差分信号设计：紧耦合还是松耦合？
本文比较了高速PCB设计中紧耦合和松耦合两种差分走线方式的特性。通过分析串扰、共模噪声和趋肤效应等因素，指出紧耦合虽能更好抑制差分噪声，但松耦合在抗共模干扰、阻抗控制和信号衰减等方面更具优势。文章建议现代高速设计（如PCIe、USB3.1等）优先采用松耦合（间距1.5-2倍线宽），并强调保持等长等距、确保参考平面完整、使用阻抗计算工具的重要性。最后指出"松耦合+完整参考平面"是当前高速差分设计的主流可靠方案。
2025-10-30 21:00:00
941
原创 （知识分享）Marin说PCB之电源完整性基础知识：阻抗与频率
【摘要】电源完整性(PI)设计关键在于理解阻抗与频率的关系。高速数字负载供电本质是交流问题，需关注VRM电源、PCB去耦电容和封装+芯片电容的协同工作。通过阻抗图分析可发现，不当连接会导致谐振产生高阻抗峰值，引发电源轨纹波问题。采用平坦阻抗设计能实现谐振自由功率传输，减少电容器数量并提高设计容差性。建议使用专业工具优化整个PI生态系统阻抗，在设计早期就考虑电源完整性以规避潜在风险。
2025-10-30 20:00:00
620
原创 Marin说PCB之以太网两腔兼容四腔体时焊盘钢网间距过近问题分析
本文主要讨论了以太网接口封装设计中的钢网间距问题。在采用通孔回流焊接的单板设计中，初始方案通过补偿TOP层钢网解决DFM问题，后期更新封装库时减少了信号通孔焊盘的钢网尺寸以确保0.3mm间距。在客户提出两腔/四腔以太网兼容设计变更后，直接调用了现有四腔体封装库，但未充分考虑兼容设计中两腔GND管脚与四腔信号焊盘的钢网间距问题。文章指出不仅需要关注下面一排焊盘的间距，上面一排信号焊盘与GND管脚的间距同样需要满足≥0.3mm的要求。该案例凸显了设计变更时全面考虑兼容性问题的重要性。
2025-10-28 21:30:00
355
原创 Marin说PCB之异形焊盘封装库案例问题分析
摘要：小编在PCB检查时发现MPQ2243GDE电源芯片异形焊盘中心点偏移问题，导致EN引脚开路使电源芯片无输出，进而影响以太网供电。经查手册确认异形焊盘中心应建在焊盘中部，优化后PCB已修正该问题。文章指出单板上类似电源芯片的异形焊盘中心多建在边缘易导致开路，建议严格按手册要求建在中心（如MPQ2023的正确做法）。该问题DFM检查无法发现，强调应在封装库建立阶段规范处理，避免后期隐患。
2025-10-28 20:00:00
247
原创 （知识分享）Marin说PCB之信号完整性----眼图
本文介绍了高速数字信号测试中眼图的概念及其重要性。眼图是将数字信号波形重叠显示形成的"眼睛"状图形，用于评估信号质量。测试眼图的核心原因在于它能直观反映整个传输链路的综合性能，通过眼高、眼宽等参数判断信号裕量和稳定性，并能帮助诊断问题根源。文章强调眼图测试与S参数测试的互补关系，指出眼图是系统功能的最终验证，对确保产品质量至关重要。在高速数字产品开发中，眼图测试是产品发布前必须通过的"期末考试"。
2025-10-24 18:09:36
559
原创 Marin说PCB之POC电感的等效电路图的搭建
摘要：本文讨论了POC电路中电感器件S参数带宽不足时的等效电路建模方法。以村田LQH3NPH150MME电感为例，详细介绍了通过标称电感值、DCR和谐振频率计算分布电容Cp（得出1.17pF）的过程，并说明如何将峰值阻抗17.6KΩ等参数导入等效电路模型。同时对比了Coilcraft品牌电感的参数一致性，完整展示了包含R1（DCR）、L（感值）、Cp（分布电容）和R2（峰值阻抗）的非理想电感模型搭建方法。（149字）
2025-10-23 21:00:00
387
原创 Marin说PCB之关于PCB走线规则之阻焊层到铜箔（走线，焊盘）的间距问题
PCB设计中阻焊层与走线间距应保持3MIL，但苏州分部EE同事郭二狗参考的样板未设置此规则。经查，该问题在DFM报告中已有提及，但因改版区域未涉及SOC部分而未优化。建议新项目导入该规则以避免短路风险。本次DRC问题较少，但提醒设计时不能盲目依赖样板，需仔细检查细节。原创声明：转载请注明来源。
2025-10-23 20:30:00
293
原创 Marin说PCB之GMSL2网络中AC电容前端控制100欧姆和不做差分100欧姆的区别？
本文介绍了GMSL2网络设计中AC电容前端走线需遵循差分100欧姆阻抗要求的设计过程。内容包括：1）导入层叠结构；2）搭建仿真原理图；3）展示PCB修改前后对比图（含IL/RL指标）。文章最后预告下期内容，并声明为原创作品需注明来源。全文简明扼要地呈现了高速信号线路的设计要点和修改验证过程。
2025-10-20 22:00:00
469
原创 Marin说PCB之SI----做信号完整性仿真时需要注意的地方--02
本文探讨了PCB仿真与实际制板差异问题。通过分析发现，仿真使用的ODB++文件与最终生产文件(WG)存在走线线宽微调差异，建议在EQ阶段确认具体修改数值。文章详细介绍了TDR仿真计算方法，包括信号传播速度(6MIL/PS)、传输延迟(0.694NS)等关键参数。强调仿真时应按照EQ调整后的阻抗线宽设置PCB源文件，确保仿真数据与实际板件性能一致。最后指出准确仿真需要基于实际生产参数，才能获得可靠的仿真结果。
2025-10-20 21:30:00
570
原创 Marin说PCB之SI----做信号完整性仿真时需要注意的地方--01
本文探讨了PCB设计中移除过孔非功能焊盘对信号完整性的影响。通过仿真对比发现，移除非功能焊盘可显著改善信号质量：减少阻抗不连续性、降低信号反射（插损和回损优化约15%）、提升高频性能（10GHz以上插入损耗改善明显）并降低串扰风险。但同时也带来三大挑战：制造对准精度要求极高（层压偏移需控制在3mil内）、焊接工艺难度增加（可能导致焊锡流失）以及机械强度轻微下降。文章建议在高速设计（>1Gbps）中优先考虑信号完整性，但需与板厂充分沟通工艺能力，并在制板要求中明确标注此项设计选择。
2025-10-20 21:00:00
658
原创 Marin说PCB之SI----做信号完整性仿真时需要注意的地方--03
本文通过对比新旧Stackup层叠信息，分析了PCB板材Df和Dk参数对信号完整性的影响。研究采用GMSL2网络进行仿真测试，结果显示：Df增大会导致介电损耗增加，直接影响信号插入损耗（IL），造成高频信号衰减；Dk变化则会影响阻抗控制和信号传播速度。文章指出制板厂提高Df/Dk值会导致信号衰减加剧、传输距离缩短、误码率上升等问题。最后强调这些参数对高速PCB设计的重要性，并预告下期内容。
2025-10-20 17:04:43
369
原创 Marin说PCB之POC电路layout设计仿真案例---16
文章记录了作者被同事频繁求助的困扰，随后转入技术分析主题。通过对比ESD_0402与ESD_0201封装的S参数性能，发现0201封装因路径更短、寄生电感更小，在插入损耗(IL)和回波损耗(RL)方面表现更优。研究采用仿真原理图变更与实际PCB导入两种方式验证，最终确认0201封装对高速信号完整性更有利。全文以吐槽开场，以严谨的技术分析收尾，体现了工程师日常工作中的真实状态。（149字）
2025-10-17 21:30:00
874
原创 Marin说PCB之POC电路layout设计仿真案例---15
文章摘要：本文分析了PCB板层叠更新对GMSL2网络性能的影响。通过对比新旧层叠结构，使用仿真软件观察S参数变化，发现介电常数(Dk)和损耗角正切(Df)增大会导致插入损耗增加、阻抗控制偏差等问题，进而影响信号完整性和传输距离。文章详细说明了Df增大会加剧信号衰减、缩短传输距离，Dk增大则会影响阻抗匹配和信号时序。最后强调制板厂调整板材参数可能对高速设计产生负面影响。（149字）
2025-10-17 18:06:13
697
原创 Marin说PCB之POC电路layout设计仿真案例---14
本文比较了六种不同模型导入方式对信号传输质量仿真结果的影响，包括仅ESD寄生参数、仅FAKAR接口S参数、两者均不导入等组合情况。通过仿真数据与实测结果的对比分析表明，当同时导入ESD和FAKAR接口的真实S参数模型时，仿真结果与实测数据最为吻合。研究发现，此前高频段仿真偏差较大的原因正是未考虑实际器件的S参数特性。该研究为提升仿真精度提供了重要依据，建议在仿真设计中完整导入所有相关器件的S参数模型，以更真实地反映信号传播质量。
2025-09-26 16:12:19
633
原创 Marin说PCB之POC电路layout设计仿真案例---12
摘要：本文分析了GMSL走线仿真中不同器件模型对结果的影响。作者比较了四种仿真情况：仅导入ESD寄生参数、仅导入Fakra接口S参数、两者都不导入（理想模型）以及两者都导入（最接近实测）。结果显示，导入所有器件的S参数模型才能获得最准确的仿真数据，这也解释了之前高频段仿真结果过于理想的原因。文章最后指出获取器件S参数需依赖供应商配合，强调了行业人际关系的重要性。（149字）
2025-09-26 14:13:42
363
原创 Marin说PCB之POC电路layout设计仿真案例---13
本文分析了FAKRA接口RX1_96724F_FAKRA_3的S参数测试与仿真结果。测试显示该接口在高频段（1.7GHz后）的插损(IL)超出GMSL2协议6Gbps限值，回损(RL)在2.45-3GHz频段也不达标。经核查发现实际软件配置的GMSL带宽不足6Gbps，将限值曲线调整为3Gbps/187Mbps后，插损测试结果通过，但回损问题仍存在。最终确认该网络插损实际满足要求，只是误用了6Gbps限值标准。
2025-09-25 23:30:00
294
原创 Marin说PCB之POC电路layout设计仿真案例---11
本文探讨了RX0_96712_FAKRA_3信号阻抗优化过程。通过加大参考平面间距（H值）、挖空焊盘底部至L6层参考GND07层，阻抗改善了6欧姆。尝试移除FAKAR接口非功能焊盘效果有限，分析表明反焊盘设计对阻抗影响更大（占分布电容主导），非功能焊盘优化对信号完整性的提升约5%-15%。最终指出反焊盘设计和背钻工艺是PCB阻抗控制的关键优化方向。
2025-08-29 18:04:58
942
原创 Marin说PCB之包地间距对GMSL2信号阻抗的影响分析--01
本文通过分析高速信号线包地间距对阻抗的影响，结合TDR仿真对比了修改前后的阻抗曲线。结果显示，虽然原设计满足50欧姆±10%的误差范围，但增大包地间距后阻抗曲线更接近理想值。文章建议在条件允许时，应适当拉开L3层GMSL2信号的包地走线间距以获得更好的阻抗匹配效果。文中穿插了网络热梗"韩立结婴"作为引子，以轻松幽默的方式引出专业技术话题。
2025-08-27 19:11:17
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原创 Marin说PCB之POC电路layout设计仿真案例---10
测试结果显示RX0_96712_FAKRA_1未通过，通过优化GMSL2走线包地处理改善了S21和S11性能。分析表明包地对低频段（<1GHz）改善有限，可能增加损耗；高频段（>5GHz）则能有效减少辐射损耗。设计时应确保阻抗连续性、接地完整性和合理间距，并通过仿真验证效果。合理的包地处理能提升高速PCB走线性能，但需根据具体频率和布线优化方案。
2025-07-29 22:30:00
591
原创 Marin说PCB之POC电路layout设计仿真案例---09
【摘要】针对RX0_96712_FAKRA_1测试未通过问题，提出通过增加POC电感下方挖空层数（从L7单层扩至L6-L7双层）优化信号完整性。优化后仿真显示S21/S11参数改善，并总结7项GMSL走线低频插损优化方案：1）加大电感与参考面距离；2）紧凑布局一二级电感；3）缩短并联电阻走线；4）规避挖空区投影走线；5）按1.75倍pad宽度挖空；6）减小电感走线/铜皮宽度；7）选用低介电板材（实操性较低）。文章同步分享了POC电感性能分析的技术博客链接。（149字）
2025-07-29 21:30:00
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1
原创 Marin说PCB之Allegro高亮BOM器件技巧详解--01
本文介绍了在Allegro软件中通过BOM文件高亮器件的方法。首先在原理图输出BOM时勾选器件位号选项，将位号复制到TEXT文本中。然后在Allegro中使用Display-Color功能，导入BOM_LIST文件高亮器件，绿色表示贴片器件，黄色表示不贴片器件（颜色可自定义调整）。最后展示了输出的PDF效果图。文章为原创内容，要求转载时注明来源。
2025-07-11 21:15:00
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原创 Marin说PCB之如何在EXCEL表格中导入我们GMSL2的限制曲线？
**摘要：**小编与同事波哥在测试GMSL2走线时发现四路信号性能异常，经检查发现误用了3Gbps/187M的限值曲线（应为6Gbps/187M）。修正后结果明显改善。波哥询问曲线导入方法，小编分享操作步骤：清除X/Y轴数据后，从表格中手动选取所需数值。本文为原创，转载需注明来源。（150字）
2025-06-28 12:51:17
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原创 Marin说PCB之PCB设计中丝印白漆在焊盘旁边，短路风险大吗？
摘要：本文讨论了PCB设计中丝印上焊盘的问题，通过伊朗分部同事阿勇的案例说明其风险。由于白漆高度高于焊盘，导致锡膏过量，BGA焊接时可能短路。解决方案包括删除丝印并在EQ确认单中新增检查项，同时制板厂协助复查。文章提醒工程师注意该问题，避免类似失误。
2025-06-28 12:12:49
355
原创 Marin说PCB之在如何在allegro中导出整板器件的位号以及TP点的装配图纸
本文分享了PCB设计中整合器件位号与测试点装配图纸的实用技巧。作者详细介绍了如何通过调整光绘层设置、修改丝印属性、使用SKILL工具等手段，将器件位号和TP测试点位号合并显示在同一装配图中。文章包含具体操作步骤：1）分离处理器件和测试点位号层；2）调整丝印线宽和字体；3）整合两个光绘层输出；4）解决TP点位号偏移问题。通过修改TP点封装层属性并使用SKILL工具，最终实现了整洁规范的装配图纸输出。文中配有操作截图和效果对比图，对PCB设计人员具有实际参考价值。
2025-06-20 20:30:00
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