pcb设计等长线误差_三个步骤，PCB设计信号等长分析

三个步骤，PCB设计信号等长分析

01什么是PCB信号等长处理？

在做pcb设计时，为了满足某一组所有信号线的总长度满足在一个公差范围内，通常要使用蛇形走线将总长度较短的信号线绕到与组内最长的信号线长度公差范围内，这个用蛇形走线绕长信号线的处理过程，就是我们俗称的PCB信号等长处理。

02为什么要等长？

一般在PCB设计时，进行信号等长处理的原因有以下几个。

❶  一般做等长是为了满足系统对信号组的等时，即为了满足此组内信号的时序须满足系统要求。比如对于DDR，其数据信号每8位一组，做+/-25mil处理，如果此组信号等长没有在此公差范围内，信号线长度相差太大，会导致其相对延时较长，最终导致DDR运行速率不高。

但是我们做设计时有时发现DDR器件等长没有做，其成品也可正常运行，并没产生影响，原因一般是系统软件对此信号做了延时处理，软件上做了时序控制。对于带状线来说，每1ps延时对应的走线长度是6mil左右，所以一般信号组长度每相差6mil，其总延时在1ps。一般我们做设计时等长并不用控制的太小，控制到+/-10mil左右就已经很好了。+/-10mil 等长和+/-1mil 等长，在时间上的差异不超过 4ps，一般的IC信号裕量都不止4ps，所以做等长时没必要控制的过小，从而导致自己设计走线困难。

❷  差分信号(差分信号分析可查看我们的公众号往期文章)等长是为了满足相位，一对差分信号相位相差180度，如果长度相差太大，会导致其相位偏移过大。