python通过一个语句分析几个常用函数和概念

前言

过年也没完全闲着,每天用一点点时间学点东西,本文为大家介绍几个python操作的细节,包含all、any、for in等操作,以及介绍我解决问题的思路。

一、开篇

先从我看到的一个简单的语句开始。

text = '拍照'
any(word in text for word in ["拍照", "拍张照"])

刚看到这个语句的时候我整个人完全懵住了,完全看不懂这是干啥的。不过其实编程难的不是这些东西,这些东西再也不怕,也能想办法解决掉,而隐藏在这后面的编程思维及数学等知识是很难解决的。

1.1 any、all

言归正传,看到这个语句后,我想到的就是如何将复杂的问题简单化。

于是我先查了一下any函数,查到any和all函数都是对于集合而言的。any函数用于判断给定的可迭代参数iterable是否全部为空对象,如果都为空、0、false中的一种(以下简称为空),则返回False,如果不都为空,则返回True;而all函数刚好相反,如果全不为空,则返回True,否则返回False。

1.2 for in

这就是说上面的语句any里面是一个iterable对象。我们再来看一下里面的语句:

text = '拍照'
(word in text for word in ["拍照", "拍张照"])

可以明显的看到一个for,for in在python里面很明显,简单的说就是循环一个集合,并对此集合进行过滤、计算等操作。同样先简化它:

(word for word in ["拍照", "拍张照"])

这很明显,生成的集合与原来相同,但是平常我们看到的都是这样的:

[word for word in ["拍照", "拍张照"]]

这里面就牵涉到python生成器的概念。

1.3 生成器

生成器的优点在于不需要事先计算,只需要在需要的时候才会调用,不浪费存储空间和计算时间。简单的说生成器是一种特殊的集合,这种集合并不像普通的集合一样事先全部算出,而是在需要的时候才去计算。其实实现方式很简单,将[]换成()即可,于是就有了上面的语句。关于生成器的其他操作和生成方式可以在网上查阅相关资料,这里不再赘述。

1.4 继续for in

接着上面的for in继续介绍,(word for word in ["拍照", "拍张照"])结果与原始数据相同,那么如果我们想要产生一点变化就要对第一个word执行一个函数,于是就有了word in text,这里的in就是个函数,判断word是否是在text中,即word是否是text的子串,相当于其他语言的contain。

这样就很清楚了,(word in text for word in ["拍照", "拍张照"])表示循环原始集合,判断每个元素是否是给定的text字符串的子串,返回的是个True、False集合。

当然我们也可以在循环的时候实现过滤,看如下语句:

(word for word in ["拍照", "拍张照"] if word in text)

貌似这条语句跟上面的差别就在于word in text的位置发生了变化,并多了个if。其实二者差别非常大,这里实现的功能是判断word是否是text的子串,如果是则取出,相当于过滤掉不是子串的对象,最终返回的是一个字符串集合。

1.5 总体

那么这里我们再来看一下最开始的语句:

text = '拍照'
any(word in text for word in ["拍照", "拍张照"])

综合以上语句就可以知道此语句实现的是循环集合判断每一个字符串是否是给定的text的子串,最终如果不全为空的话就返回True,即text只要包含集合中的任意一个字符串,则返回True。可以用于命令检测等等场合。

二、总结

本文通过一个稍微复杂的语句,为大家介绍了python中几个常用的函数和概念,并分析了由繁而简的过程。

转载于:https://www.cnblogs.com/shoufengwei/p/8463203.html

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三态门是一种在Verilog常用的逻辑门,用于实现双向接口。三态门的工作原理是通过控制信号来控制门的开关状态,从而实现数据的输入和输出。当控制信号为1时,门处于高阻态,输出为高阻态;当控制信号为0时,门开通,输入信号可以通过门传递。在Verilog三态门可以使用module来描述,具体的代码描述如下所示: module v_three_st_2 (T, I, O); input T, I; output O; assign O = (~T) ? I: 1'bZ; endmodule 在这段Verilog代码,T表示控制信号,I表示输入信号,O表示输出信号。当T为1时,O处于高阻态;当T为0时,O等于输入信号I。根据控制信号T是高有效还是低有效,三态门的行为会有所不同。根据上述代码描述的逻辑,当T为1时,O处于高阻态,对应于输入端口;当T为0时,O等于输入信号I,对应于输出端口。 三态门Verilog常用于双向接口,比如FLASH的数据接口。在写入数据时,数据接口作为输出端口接收FLASH控制器传来的数据;在读取数据时,数据接口作为输入端口,将从FLASH内部读取的数据传递给FLASH控制器。这种双向接口可以通过使用三态门实现。 总结起来,三态门是一种在Verilog常用的逻辑门,用于实现双向接口。通过控制信号来控制门的开关状态,从而实现数据的输入和输出。在编写三态门Verilog代码时,需要根据实际情况确定控制信号的有效性,同时保证与原语保持一致。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* [2022-5-20](https://blog.csdn.net/A15619228315/article/details/124881909)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"] - *3* [verilog三态门用法](https://blog.csdn.net/qq_47891174/article/details/122005422)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]

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