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RSS订阅原创 HDLBits做题笔记 Verilog语法补充
Verilog语法补充Adder100i（generate-for)Adder100i（generate-for)题目：Create a 100-bit binary ripple-carry adder by instantiating 100 full adders.提示：There are many full adders to instantiate. An instance array or generate statement would help here.构建100bit的串行加法器
2021-05-26 17:48:17
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原创 异步FIFO Verilog
异步FIFO代码异步FIFO：写数据代码：读数据代码：两级DFF同步异步信号：顶层代码：testbench：单独仿真读数据模块：单独仿真写数据模块：异步FIFO整体仿真：异步FIFO仿真结果：异步FIFO：整体的电路及逻辑设计：讲解链接：异步FIFO及其他跨时钟域信号传输方法讲解.异步FIFO主要涉及的知识：空、将空、满、将满信号的判断；格雷码作为异步传输地址指针的使用；两级D触发器同步异步信号；FIFO深度、宽度、吞吐量的选择和计算。具体地文字分析在CDC篇详细说吧，这里存代码。写数
2021-05-20 20:24:52
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原创 常用时序逻辑电路设计
常用时序逻辑电路设计同步时序逻辑电路序列检测器异步时序逻辑电路窄脉冲捕获电路握手协议同步时序逻辑电路本文主要用来存放各种时序电路代码，异步时序电路分析见另一篇文章，主要是一些跨时钟域处理电路及方法。序列检测器从一串二进制数据中找到指定的字符串并输出信号。找“1101”，序列为16’b1110_1010_1101_0011。状态机：代码：module test( input clk, input rst_n, input data, output reg y);localpa
2021-05-13 21:06:39
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原创 锁存器与触发器
SR锁存器（与非门）SR锁存器是静态存储单元中最简单、最基本的一种。通常由两个与非门或两个或非门组成。分析该电路，当S为低（有效电平），R为高（无效电平）时，G1（上边的与非门）输出Q必为1，则G2门输出Qn必为0，G2门输出连接到G1的输入，使G1门输出Q依然为1，此时撤掉S的输入信号（拉高为无效电平）整个SR锁存器依然保持这Q=1、Qn=0的输出状态;当R为低（有效电平），S为高（无效电平）时，Qn输出为1，Q输出为0，且足以保持稳定；当S、R均为高（无效电平），假设初始时Q=1，Qn=0，此
2021-05-06 16:59:01
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原创 基础组合逻辑电路Verilog实现
8-3编码器主程序module test( input [7:0] in, output reg [2:0] out);always @(*)begin case(in) 8'b0000_0001: out = 3'b000; 8'b0000_0010: out = 3'b001; 8'b0000_0100: out = 3'b010; 8'b0000_1000: out = 3'b011; 8'b0001_0000: out = 3'b100; 8'b0010_00
2021-04-29 18:48:11
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原创 Verilog中InOut引脚、三态门实现、仿真
三态门三态门中，EN‘为0时，门电路正常工作，EN’为1时，T1、T2均截止，整个门电路不对外输出，成高阻态，三态门常用在总线传输中，多个器件共用一个数据总线，通过控制多个EN唯一导通，实现指定器件的数据传输。三态门还可用于引脚I/O设置，右图，当EN为1，G1作用，G2高阻态断路，D0经G1输出D0’数据到总线；EN为0，G2作用，G1高阻态断路，引脚从总线上读取数据D1经G2输入到D1‘。I/O的实现即用了两个三态门控制，一个负责O，一个负责I，通过EN与EN’作为控制信号来实现一个高阻断路，另一
2021-04-28 14:51:34
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原创 CMOS、TTL门电路基础
CMOS门电路、TTL门电路基础CMOS门电路简介MOS管简介合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入CMOS门电路简介CMOS门电路（Complementary Metal-Oxide-Semiconductor）是指利用P沟道
2021-04-27 11:22:23
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空空如也
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