信号反射实例（MAX20046+PPS+6米线缆）

　　看完信号完整性分析，虽有所得，然未有尽兴之意，特别在对信号传播与反射章节，似是一知半解。幸今遇一实例，且待从头剖析。

　　具体方案未PPS信号通过MAX20046输出，对外连接6m长线缆，测试MAX20046输出端波形。MAX20046为USB过压保护器件，确保PPS对12V电源短路不损坏。终端开路，输出为50Ω同轴线。

　　

　　实际测试MAX20046输出波形如下：

　　

　　信号分为3个阶段：第一阶段1.2V；第二阶段2.4V；第三阶段3.3V。以下将从信号反射的角度对此三个阶段进行讲解，一家之言，如有纰漏之处，希望大家能指出。

　　第一阶段：输出为3.3V，电压上升至1.2V即停止，可以推断MAX20046输出阻抗为87Ω。（3.3V/1.2V=Rz/(Ro+Rz),Rz为同轴线缆特征阻抗）。

　　PS: 此处科普一下源端输出电压的理论，节选自中国PCB技术网（不保证节选部分的正确性）：

　　当驱动器发射一个信号进入传输线时，信号的幅值取决于电压、缓冲器的内阻和传输线的阻抗。驱动器端看到的初始电压决定于内阻和线阻抗的分压。 图2.8描述了一个初始波被发射进入传输线。 初始电压Vi将沿着传输线传播直到它到达终端。 Vi的幅值决定于内阻和线阻抗之间的分压：

　　

　　1.2V的信号到达开路终端的时间为，信号在50欧姆同轴线速度为光速的60%~70%，以2/3计算，光速为12in/ns, 则信号在同轴线的速度为8in/ns。到达终端的时间为6m / 8in/ns=29.5ns，返回的时间同到达的时间。共计59ns。基本与第一阶段时间60ns时间相符。在59ns的时间内，示波器检测到的都是1.2V的电平

　　第二阶段：在1.2V的方波到达开路终端后，全反射回源端，叠加到已有的1.2V电平上（PPS持续1ms）。可以看到，经过6米长线缆后，反射信号的高频分量受到极大的衰减，上升时间已经较第一次上升时间有延缓很多了，大约多了5ns左右。回到源端的1.2V，反射系数为（87-50）/(87+50)=0.2，反射电压为0.23V叠加在2.4V的电压上，直到0.23V到6m开路终端全部反射回来再次叠加。在此期间测点测量的电压为2.63V，持续时间为60ns。

　　第三阶段：源端反射，反射系数为0.2. 反射电压为0.23V X 0.2=0.05V，电压为2.7V，经过来回反射后，最终达到3.3V的稳态值（时间足够长的前提条件下）。

　　综上：理论分析的第二阶段与第三阶段与是不一样的。This is a question。

　　在中国PCB技术网中节选的部分，有一个欠载的例子，将Vs由3.3V->2V，TD由30ns->250ps。计算方法与上一致，实际的台阶波形也相仿。

　　其他疑惑有

　　1，为何第一阶段电压会缓缓降低，理论上不应该是平的吗。

　　2，为何第二阶段电压优惠缓缓升高，理论上不应该是平的吗。

 

　　当然，此次的测试还有一个弱智的地方是测点应该位于终端开路的地方，而不是source，最终负载接收道德是终端的信号，而不是源端的信号。

　　-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------

　　洗澡时还在想反射的问题，突然茅塞顿开，作为补充说明。时已晚，然求知之心依旧。

　　明显PPS输出是一个欠载输出，输出阻抗大于特征阻抗（同轴线50Ω），当前计算的值为87Ω，然而MAX20046为USB保护器件，USB，USB，US………………。90欧姆的差分阻抗，可是理论上单端应该差不多是45欧姆，可是为什么我计算出来的是87欧姆，暂且搁置，待与原厂确认。

　　我需要变更PPS输出的同轴线缆阻抗，当前为50Ω，输出阻抗如果为45Ω，接收端的信号应该是完美的。当前测量的输出端的信号应该是2.6V，台阶上扬至3.3V。

　　如果使用75欧姆的同轴线缆，输出阻抗为90欧姆，终端电压为3.0V，远远好过2.6V。所以坚决要换75欧姆线缆，无论MAX20046的输出阻抗是多少，肯定是大于50Ω的，因为波形现实确实为欠载传输线。此处涉及到信号在传输线的动作，今天总算是相同了，在此也记录一下。

　　还是以PPS信号为例：（实际电路终端一般为TTL或者CMOS输入，相对传输线特征阻抗，其输入电阻很大，所以此处终端开路模型可信度很高）

　　第一种情况：MAX50046输出阻抗为50欧姆，同轴线为50欧姆，PPS输出为3.3V，首先看源端的信号。分压至1.65V，反射回的1.65V直接被吸收不再反射回终端，所以源端电压在起初的2TD内为1.65V，2TD后上升至3.3V。在终端，信号传输延迟的TD内，信号未达到终端，终端电压为0。经过TD后，1.65V到达终端同时全反射，终端电压持续为3.3V并维持。

　　第二种情况：MAX50046输出阻抗为25欧姆，同轴线为50欧姆，PPS输出为3.3V，典型的过载传输线，信号会有过冲，首先看源端的信号。分压至2.2V，反射回的2.2V在源端与2.2V叠加产生4.4V电压。同时在源端产生副反射，拉低源端4.4V电压，进一步到开路终端来回反射，最终源端电压趋近于3.3V。

　　如何消除4.4V的过冲，如果在源端串接25欧姆电阻，于输出电阻形成50欧姆的集总电阻。效果等效于50欧姆的输出阻抗。姑且不管输出电压多少，反射电压回来后，传输线阻抗等于输出阻抗不再反射了，也就没后面过冲和下冲什么事了。同时也隐含着，终端一定书源端输出的1.65V反射double，不然3.3V的电压输出成其他电压，结果是不成立的。

　　第一种情况是设计终极目标，负载接受到的信号无任何信号畸变。所以，对于输出阻抗较小的IO，如TTL，CMOS一般为20欧姆~30欧姆。一般需要串接一个源端电阻保持与传输线阻抗一致，或者直接将传输线阻抗设计与输出阻抗一致也可以，因为反正一般负载的输入阻抗很大。

　　对过载传输线与欠载传输线的总结：过载传输线会 形成过冲-下冲的振铃形式上升沿。欠载传输线会形成台阶型的上升沿。

　　感性负载一般为过载传输线（高频阻抗大），一般会形成振铃；容性如在一般为欠载传输线（高频阻抗小），一般会形成台阶。

　　难道以上献给深夜好学的我。

 

转载于:https://www.cnblogs.com/legend-yuan/p/8419441.html