Verilog实现时钟分频

把图补上来

普通奇数分频

当不要求分频50%占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时同时将计数器清零。

module clk_div(
input clk,rst_n,
output reg clk_o
);

reg [1:0] cnt;
always@(posedge clk or negedge rst_n) begin
	if(!rst_n) cnt<=0;
	else if(cnt==2) cnt<=0;
	else cnt <= cnt +1'b1;
end

always@(posedge clk or negedge rst_n