关于DDR3布线规范和技巧

  

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关于DDR3布线的一些规范(个人总结) 本规范为个人总结，介绍得比较简单。当然，具体规范不止这么点。写得不好的地方还请见谅。 1. 一、阻抗方面 DDR3要严格控制阻抗，单线50ohm，差分100ohm，差分一般为时钟、DQS。以下为一个6层板阻抗层叠，具体信息可参考附件阻抗表文件。   在走线过程中，尽量减小阻抗跳变的因素，比如：换层（无法避免）、保证参考平面完整不跨分割、线宽变化、避免stub线等。 2. 二、 时序要求 为满足DDR3时序，需要将DDR3信号分组走线。数据线每八根一组，外加相应的DQS和DQM(如：DQ0-DQ7，DQS0，DQS0#，DQM0分为一组，依次类推)，走线必须同组，一组线之间不能有其他信号线，且保证同层，换层次数一致，长度误差控制在±10mil内；地址线、控制线、时钟线分为一组，长度误差控制在±25mil内，如果速率很高的话，等长规则可以控严格点。   3. 三、 布局 布局整齐，根据走线调整DDR位置。如果走菊花链，两片DDR3距离可适当拉近，以节约空间。如果走T型，多片DDR3中间需要打孔，可适当拉开距离。DDR3与CPU之间在满足工艺要求的条件下，尽可能放近点，以免走线过长。所有DDR3滤波电容紧挨电源管脚放置，以免影响滤波效果。最好每个电源管脚对应一个滤波电容。 DDR3电源模块要尽量靠近CPU及DDR3。减小电源路径上的一些干扰。 4. 四、 布线 布线要求同组同层，最好都参考地平面。时钟对内等长要小，两根线误差小于5mil。时钟与其他信号线之间距离最好大于15mil，当然，距离越大越好。其它信号线之间在有空间的情况下保证线间距3W，局部区域可适当减小距离。以减小信号之间的串扰。 DDR3地址线、控制线、命令线FLY-BY的走线方式，以提高信号质量。采用FLY-BY设计，可降低同时开关噪声(SSN) 假如DDR参考电源平面，一定要保证电源平面的完整性，所有信号线都有完整的参考平面，以免由于跨分割带来的阻抗跳变。 5. 五、其他 DDR信号线应远离其他信号。

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