Error (10663): Verilog HDL Port Connection error at led_demo.v(6): output or inout port "led" must b...

最新推荐文章于 2023-03-30 17:15:41 发布
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原文链接：http://www.cnblogs.com/pengdonglin137/p/4999149.html
版权

错误现象：

 

 

原因：

连接模块端口的中间变量使用wire类型，而不应该是reg类型。

修改：

 

转载于:https://www.cnblogs.com/pengdonglin137/p/4999149.html

weixin_30908707
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