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原创 写verilog程序时遇到的零碎知识点

Altera的PLL的arest是高电平复位,当锁相环稳定输出后会把locked拉高定义寄存器变量时:reg [9:0] data [63:0];这个语句定义的是64个10位的data,在使用时data [x] [y] 表示第x个data的第y位。写if语句时if()else() if //① else if else if ...

2020-04-08 16:38:44 97

原创 Diamond programmer程序下载流程

Diamond programmer程序下载流程1、连接下载器2、选择下载文件3、下载程序1、连接下载器单击Detect Cable让软件检测已经连接的下载器,连接好之后点击ok2、选择下载文件下载文件的的路径不能包含中文3、下载程序点击programmer...

2020-09-21 18:08:16 143

原创 generate_case_for的使用

generate_case_forgenerate casegenerate forforgenerate case和generate组合后的case语句可以独立于always块,条件生成语句中的generate case,语句框架为://case条件必须为常量generate case(const)//... endcaseendgenerate//例子module generate_case #(parameter SEL = 1 )( output [3:0] out

2020-06-30 16:10:51 136

原创 Timing Designer的使用学习
原力计划

Timing Designer的使用学习1 新建一个工程2 新建component3 画Diagram时常用功能4 字体的设置5 时钟信号的添加6 可展开的总线信号7 Cycle Bar信号的使用1 新建一个工程在安装好Timing Designer之后(我这里使用的是Timing Designer9.103),可以找到他的应用图标,如图1.1。图1.1但打开软件之后出来的界面是这样,如图1.2,默认是一个Diagram的文件,并且找不到新建工程的地方。这个时候可以到软件的安装目录D:\timin

2020-06-28 14:20:53 388

原创 透过一个例子加深理解阻塞和非阻塞赋值
原力计划

透过一个例子加深理解阻塞和非阻塞赋值题目题目异步时钟域数据复用设计1、相关的输入输出信号及时序关系:

2020-05-16 11:51:14 88

原创 FPGA时钟分频的几种方法

FPGA时钟分频的两种方法1.定义分频参数2.直接计算cnt计数值1.定义分频参数localparam CLK_DIVIDE = 4'd10 ; // 时钟分频系数reg [ 3:0] clk_cnt ; // 时钟分频计数器reg dri_clk ; // 数码管的驱动时钟always @(posedge clk or negedge rst_n) begin

2020-05-14 18:15:06 1123

原创 FPGA学习教材推荐

学习教材推荐数字信号处理(第2版)Understanding Digital Signal Processing (Second Edition)数字信号处理(第2版)Understanding Digital Signal Processing (Second Edition)数字信号处理(第2版)Understanding Digital Signal Processing (Second Edition),由美国的Richard G.Lyons编写,朱光明,程建远,刘保童 等译,王万银 校正。 a

2020-05-13 09:50:28 562 1

原创 Nios II使用过程中遇到的一些问题2

Nios II使用过程中遇到的一些问题2makefile:232: *** BSP directory does not exist: D:/project/1_qsys_hello_world/qsys/software/hello_wrold_bsp/makefile:232: *** BSP directory does not exist: D:/project/1_qsys_hello...

2020-05-03 22:08:53 310 1

原创 Nios II使用过程中遇到的一些问题1
原力计划

Nios II使用过程中遇到的一些问题System timestamp mismatch - connected: "0", expected: "1588213965.解决办法System timestamp mismatch - connected: “0”, expected: "1588213965.解决办法使用上面的方法新建工程时,我们要选择sopcinfo文件,但是点了那三个点...

2020-04-30 20:03:13 898 1

原创 三段状态机程序编写练习
原力计划

parameter和`define的区别`define T1 20parameter T2 = 20; always #(`T1/2) clk1 = ~clk1; always #(T2/2) clk2 = ~clk2; 1.对于`define定义的参数,在定义代码语句的最后没有“;”,但是parameter定义参数时,在语句的结尾要加“;” 。2.在使用...

2020-04-20 09:30:52 141

原创 记录在学习中遇到的英语单词

英文中文initiator发起人,创始人,主机grant准许transaction事务,交易inactive不活跃的,空闲状态hub集线器autonegotiation自协商configuration配置,结构routing路由byte striping字节分段scramble扰码initializ...

2020-04-08 16:37:46 65

原创 异步信号的同步处理——快时钟域到慢时钟域(方法二)
原力计划

异步信号的同步处理——快时钟域到慢时钟域程序适用条件程序适用条件

2020-04-08 13:01:16 1637

原创 异步信号的同步处理——快时钟域到慢时钟域(方法一)

异步信号的同步处理——快时钟域到慢时钟域程序适用条件程序module time_diff( input clk_a , //输入时钟A input rst_n , //复位信号 input pulse_a, //输入脉冲A input clk_b , //输入时钟B output ...

2020-04-08 11:17:31 3003

原创 异步信号的同步处理——慢时钟域到快时钟域
原力计划

异步信号的同步处理——慢时钟域到快时钟域一、什么是亚稳态1.亚稳态发生原因2.亚稳态发生场合3.亚稳态危害二、理论分析1、信号传输中的亚稳态三、异步信号的同步处理,慢时钟域到快时钟域1、程序2、适用条件一、什么是亚稳态1.亚稳态发生原因在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,...

2020-04-08 11:13:42 2032

原创 Altera的异步FIFO学习心得

Altera的异步FIFO,读写用不同频率时钟程序心得程序程序可以参考我的另外一篇文章链接: Altera的异步FIFO,读写用同频不同相时钟只需要修改一下PLL的输出时钟频率和顶层的端口连接即可心得通过对异步FIFO读时钟快于写时钟和读时钟慢于写时钟的程序仿真,我发现要想不让FIFO出现数据没成功写入和读出无效数据的情况。可以用以下方法:开始读FIFO时用rdusedw,停止读FI...

2020-04-07 17:24:21 208

原创 Altera的异步FIFO,读写用同频不同相时钟
原力计划

Altera的异步FIFO,读写用同一频率时钟程序程序

2020-04-07 16:02:22 334

原创 Altera的单时钟同步FIFO,带empty和full端口
原力计划

Altera的单时钟同步FIFO,带empty和full端口程序单时钟同步FIFO,带empty和full端口1. full置位时2. empty置位时3. 总结程序程序可以参考我的另外一篇文章链接: Altera的单时钟同步FIFO,带almost_empty和almost_full端口只需要修改一下顶层文件的端口连接,和删除FIFO的部分接口。单时钟同步FIFO,带empty和full...

2020-04-07 15:56:14 232

原创 Altera的单时钟同步FIFO,带almost_empty和almost_full端口
原力计划

Altera的单时钟同步FIFO,带almost_empty和almost_full端口程序单时钟同步FIFO,带almost_empty和almost_full端口1. almost_empty置位时2. almost_full置位时3. 总结程序module ip_fifo_a //顶层模块 ( input sys_clk, input s...

2020-04-07 15:46:20 740

转载 Verilog $*命令,写testbench会用到

Verilog $*命令$display, $write, $fdisplay, $fopen, $fclose用于信息的显示和输出$strobe探测任务$monitor监测任务$stop, $finish仿真控制任务$timeformat$time$display, $write, $fdisplay, $fopen, $fclose用于信息的显示和输出 %b或%B 二进制 %o...

2020-04-07 08:47:03 110

原创 TestBench编写基础知识学习
原力计划

TestBench编写的注意事项parameter和`define的区别`timescale的使用方法parameter和`define的区别`define T1 20parameter T2 = 20; always #(`T1/2) clk1 = ~clk1; always #(T2/2) clk2 = ~clk2; 1.对于`define定义的参数,在...

2020-04-07 08:35:55 251

原创 SignalTap II使用技巧_2

SignalTap II使用技巧_2SignalTap II文件的使能和失能Trigger Condition的设置这篇文章主要是对上一篇文章的一些补充,链接: SignalTap II使用技巧_1.SignalTap II文件的使能和失能有时候我们在设计时需要用SignalTap II来验证,但是验证成功之后,我们又不需要SignalTap II了,因为如果我们的过程中有SignalTap...

2020-04-06 10:22:47 299

转载 SignalTap II使用技巧_1

工作的原因,开始真正的去用signaltap,以前在校时,也就是随便玩玩,看看波形,找找感觉,把示波器搬到电脑上。前几天开始要用的时候,才发现基本上参数都不懂,当时那种似懂非懂的感觉非常不爽。所以开始仔细的去看看文档,分析分析参数是什么意思。算了,闲话不多说了,开始正题:操作过程简单如下如下:1、完成对工程的单次编译;2、打开signaltap图形界面,添加信号,并作相关设置;然后保存成....

2020-04-06 10:06:40 648

原创 Modelsim Se-64的一些使用技巧
原力计划

Modelsim仿真ROM操作时的一些技巧当我们需要知道ROM有没有被正常仿真时,可以按照如图的方式查看假如我们在仿真时,是用mif文件仿真一个正弦波,但Modelsim默认显示的是数据但是我们想看输出的是否是正弦波即如下图所示我们可以将鼠标放在这里然后单击右键,在Format中选择Analog(automatic)...

2020-04-05 12:27:47 507

原创 Modelsim Se-64仿真带ROM的Quartus II 13.1程序时,ROM数据异常解决办法

Moselsim Se-64仿真带ROM的Quartus II 13.1程序时,ROM数据初始化异常解决办法安装缺失的convert_hex2ver.dll在Modelsim检查ROM是否初始化成功安装缺失的convert_hex2ver.dll如果 FPGA 逻辑中包含有ROM的初始化数据,其文件后缀为 mif,mif 含义为 memory initialization file 的缩写,中...

2020-04-05 12:22:10 191

convert_hex2ver.dll

Moselsim仿真带ROM的Quartus程序时,ROM初始化数据异常,可能是因为缺少这个插件

2020-04-05

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