【C001】如何在Xilinx FPGA中实现高质量时钟输出
在xilinx的FPGA中,要实现高频时钟的输出,并保证时钟质量,最有效的方案是使用ODDR来产生。 在xilinx的FPGA中,要实现高频时钟的输出,并保证时钟质量,最有效的方案是使用ODDR来产生。例如,需要输出的时钟为CLK,用CLK来驱动ODDR,让ODDR在CLK的上升沿输出0或1,在CLK的下降沿输出1或0,从而产生一个时钟脉冲CLKOUT,CLKOUT的时钟频率和CLK完全相同。ODDR位于IOB里面,如果CLK是由BUFG驱动的,那么从CLK到ODDR的路径...
原创
2018-10-16 10:51:29 ·
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