【V003】vivado 综合后查看原理图，多个模块被综合掉

问题：vivado 综合后查看原理图，多个模块被综合掉

首先明确一个观点，你的模块被综合掉，一定确定以及肯定是你的设计出了问题，比如，例化，连线，输入输出等信号定义

不要去寻找防止综合的办法，没有用。

不被强制综合，会更难发现你的设计哪里出了问题

原因就是：

顶层例化，连线忘记定义

废了我好长时去找原因，刚开始我只查找连线连上了没，但是没有看连线是否定义，orz~

写代码要逐渐形成流程习惯，形成习惯后，便不会留下这低级失误

流程：

1. 首先定义信号，位宽
2. 再例化
3. 检查标点符号

当你找不到连线哪里出错的话，打开RTL 分析原理图，可以看到，你的有些信号被接地了，这就是有问题的连线。

2018-6-11 15:46:42  模块被综合掉，两个小时内，反复查看顶层连线，就是找不到问题在哪，不知所措时，突然想起来，去看一看警告，警告显示，有一个信号被多个源驱动，修改后，被综合掉的模块，终于在综合电路图中出现了。