硬件描述测试软件库中74138,杭电数电实验课内题设计答案.docx

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数字逻辑电路 课内仿真实验 第六章 QuartusII 原理图设计初步 一、 实验目的 初步了解学习使用 Quartus软件进行电路自动化设计。 二、 实验仪器 Quartus软件。 三、 实验内容 6-1 用 Quartus库中的宏功能模块 74138 和与非门实现指定逻辑函数 按照 6.3 节和 6.4 节的流程，使用 Quartus完整图 6-2 电路的设计，包括创建工程，在原理图编辑窗中绘制此电路，全程编译，对设计进行时序仿真，根据仿真波形说明此电路的功能，引脚锁定编译，编程下载于 FPGA 中进行硬件测试。最后完成实验报告。 1、原理图 2、波形设置 3、仿真波形 6-2 用两片 7485 设计一个 8 位比较器 用两片 4 位二进制数值比较器 7485 串联扩展为 8 位比较器，使用 Quartus完成全部设计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁定、编程下载，进行硬件测试。最后完成实验报告。 1、 原理图 2、 波形设置 3、 波形仿真 6-3 设计 8 位串行进位加法器 首先根据图 4-33，用半加器设计一个全加器元件，然后根据图 4-34，在顶层设计中用 8 个 1 位全加器构成 8 位串行进位加法器。给出时序仿真波形并说明之，引脚锁定编译，编程下载于 FPGA 中进行硬件测试，最后完成实验报告，讨论这个加法器的工作速度。 1、 原理图 半加器 1 位全加器 8 位串行进位全加器 集成后的 8 位串行进位全加器 2、波形设置 3、波形仿真 6-5 设计一个十六进制 7 段显示译码器 用 Verilog的 case 语句设计一个可以控制显示共阴 7 段数码管的十六进制码 7 段显示译码器。首先给出此译码器的真值表，此译码器有 4 个输入端 D、 C、 B、 A。 D 是最高位， A 是最低位；输出有 8 位 p、 g、 f、 e、 d、 c、 b、 a，其中 p 和 a 分别是最高和最低位， p 控制小数点。对于共阴控制，如果要显示 A ，输入 DCBA1010 ；若小数点不亮，则输出pgfedcba0111011177H,给出时序仿真波形并说 明之，引脚锁定，下载于 FPGA 中对共阴数码管进行硬件测试。 1、 程序代码 2、 电路原理图 3、 波形设置 4、 波形仿真 6-6 设计一个 5 人表决电路 用 case 语句设计一个 5 人表决电路，参加表决者 5 人，同意为 1，不同意为 0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。给出时序仿真波形并说明之，引脚锁定，编程下载硬件测试。最后完成实验报告。 1、 程序代码 2、 电路原理图 3、 波形设置 4、 波形仿真 第八 章 时序电路的自动化设计与分析 8.1.1 根据 8.1.1 节，首先使用 74390 设计一个 2 位十进制计数器，然后使此计数器在新的工程中作为一个可调用的元件，用它构建一个 8 位十进制计数器。给出仿真结果，最后在 FPGA上进行硬件验证。 原理图 波形仿真设置 仿真波形 原理图 波形设置 仿真波形 8.1.2 根据 8.1.2 节，用 74161 模块设计一个十二进制加法计数器，并注意计数器的可行性和可靠性考察；然后设计一个数控分频器。利用 Quartus创建工程，绘制电路图，全程编译，时序仿真，并根据仿真波形作出说明，引脚锁定编译后下载 FPGA 中，在实验系统上硬件验证，完成实验报告。 原理图 波形仿真设置 仿真波形 8.2.1 利用一般模型设计一个同步模 7 计数器，其状态图如图所示。结合第 6 章介绍的Quartus流程来实现。 原理图 波形仿真设置 仿真波形 8.2.2 基于自动化设计方法的一般模型，设计一个模可控的同步加法计数器，要求当控制信号 M0 时为六进制计数器，当 M1 时为十二进制计数器。 原理图 仿真波形设置 波形仿真结果 8.2.3 设计一个基于一般模型的十进制加法计数器，利用 Quartus创建工程，编辑电路图，时序仿真，并根据仿真波形作说明，在实验系统上硬件验证。注意计数器的自启动问题。 原理图 波形仿真设置 仿真波形结果 8.2.4 用自动设计技术完成基于计数器一般模型的可逆 8 位二进制计数器设计。 原理图 波形仿真设置 仿真波形结果 8.3 根据 8.5 节，完成基于 LPM_COUNTER 的 16 位可逆可预置型计数器设计。利用 Quartus创建工程，时序仿真，在实验系统上硬件验证。完成实验报告。 原理图 波形仿真设置 仿真波形结果 8.5 根据 8.6.3 节，用状态机 5 完成键触点消抖动电路的全部设计，对电路进行仿真。在硬件验证中参考实验 7-2 给出的方法。为了电路的可靠性，讨论状态机工作时时钟频率的最佳值。仍然基于状态机，探寻更好更可靠的设计方案，并验证之。 原理图 波形仿真设置 仿真波形结果 8.6 根据 8.6.4 节，首先完成此节的设计内容，并验证仿真结果。针对系统中所需要的定时器，设计一个更灵活实用的定时器。 原理图 波形仿真设置 仿真波形结果 8.7 用状态机设计一个序列发生器。设序列发生器可周期性输出编码 1100100101，高位在前。 原理图 仿真波形设置 波形仿真结果 分频 IO 找 引脚锁定 LOCATIOn Clk PIN_22 PIN_59 64 60 有标志 Pin 58 55 Spk 11 143 下载 Tool 硬件 Quarter2 drive 安驱动 Setting 设置对那个波形仿真