输入引脚时钟约束_Xilinx FPGA编程技巧之常用时序约束详解

大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。 今天给大侠带来Xilinx FPGA编程技巧之常用时序约束详解，话不多说，上货。 基本的约束方法

为了保证成功的设计，所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径以及异常路径为：

• 输入路径(Input Path)，使用输入约束
• 寄存器到寄存器路径(Register-to-Register Path)，使用周期约束
• 输出路径(Output Path)，使用输出约束
• 具体的异常路径(Path specific exceptions)，使用虚假路径、多周期路径约束

一、  输入约束Input Constraint

OFFSET IN约束限定了输入数据和输入时钟边沿的关系。

1. 系统同步输入约束System Synchronous Input

在系统同步接口中，同一个系统时钟既传输数据也获取数据。考虑到板子路径延时和时钟抖动，接口的操作频率不能太高。

图1‑1 简化的系统同步输入SDR接口电路图

图1‑2  SDR系统同步输入时序

上述时序的约束可写为：

NET "SysClk" TNM_NET = "SysClk";

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