【小梅哥FPGA进阶学习之旅】基于Altera FPGA 的DDR2+千兆以太网电路设计

DDR2电路设计

在高速大数据的应用中，高速大容量缓存是必不可少的硬件。当前在FPGA系统中使用较为广泛的高速大容量存储器有经典速度较低的单数据速率的SDRAM存储器，以及速度较高的双速率DDR、DDR2、DDR3型SDRAM存储器，DDR系列的存储器都需要FPGA芯片有对应的硬件电路结构支持。对于Altera Cyclone IV系列的FPGA，其最高支持到DDR2存储器（不支持DDR3存储器，到了Cyclone V系列的FPGA才支持DDR3存储器）。芯航线AC6102开发板作为一个高速应用型开发板，为了保证系统的存储带宽和容量，电路上设计了一组32位的DDR2存储器，接口时钟速率可达200MHz，等效数据速率为400MHz，整体系统带宽为32bit*400M = 12.8Gb/s。

DDR2与FPGA连接方式

每片DDR2存储器的容量为1Gb，两片DDR2芯片组合，得到总容量为2Gb。单DDR2存储器为16bit，两片存储器共用控制线和地址线，数据线并列，即组成了32位的2Gb存储模组。

如下图所示：

• 两片DDR2的CS、WE、CAS、RAS、CLK、CKE、ODT、Addr、BankAddr连接在一起
• DDR2_1的16位数据线DQ[15:0]作为32位DDR2存储电路的低16位数据线连接到FPGA，即DDR2_DQ[15:0]
• DDR2_2的1