今天从xilinx网站下载
Xilinx Virtex-6/Spartan-6 FPGA DDR3 Signal Integrity Analysis and PCB Layout Guidelines
复习了一下DDR的走线规则,也学到一些新知识。记录一下。
fpga的ddr接口电平sstl
1. DDR2和DDR3的等长要求有点不同。就是DQS和CLK的等长要求
2. ODT操作
写操作,DDR片上的ODT一直使用
读操作,DDR控制器端使用Digitally Controlled Impedance (DCI)
3. 布局
布局采用fly-by拓扑结构(应该是DDR3使用)
DQS,DQ,DM是点对点信号,有片上ODT。
clk,控制,地址线为共用
4. 布线
尽量所有的走线都参考GND平面。 addr、cmd、control也可以参考VDD电源平面
影响信号等长因素:
fpga封装走线长度差异。通过Xilinx PARTGen utility可以得到封装走线长度
微带线(140ps/inch)传播速度比带状线(160ps/inch)快。所以有等长要求的同组走线要保持在同一层走线
蛇形走线的走线延时因为并行走线的耦合,延迟比直线小。要消除这种影响,蛇形线并行走线线距 > 25mil
避免走线换层带来的过孔,一个过孔带来大约10ps的延时。在信号过孔处添加地孔
减少串扰
增加线距可减少串扰。
设走线到最近参考平面的距离dr。一般线距要求:带状线线距 > 2dr。 微带线线距 > 7dr。增加地孔和带状线使用。避免高速信号表层走线。clock和DQS差分信号也一样