[转] 使PLL内部时钟通过专用引脚输出

最新推荐文章于 2022-08-10 10:36:58 发布
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文章标签： php
原文链接：http://www.cnblogs.com/cofin/p/10467330.html
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本文转自博客，探讨了如何将PLL（锁相环）内部时钟信号通过专用引脚输出的技术，详细介绍了实现步骤和应用场景。
摘要由CSDN通过智能技术生成
 【高性能系统设计笔记】使PLL内部时钟通过专用引脚输出
http://www.corecourse.cn/forum.php?mod=viewthread&tid=27873
(出处: 芯路恒电子技术论坛)
 
在设计中，经常遇到需要将PLL的输出时钟通过FPGA的管脚输出到外部供外部器件使用，例如SDRAM的同步时钟脚，千兆以太网的GTXCLK时钟。在大多数的情况下，我们随便选择一个脚将该时钟引出，不会有任何问题，但是，在全编译的时候，会报一个15064的警告，例如在千兆以太网系统中，输出到千兆PHY的GMII接口发送时钟的PLL1的C0就会报出如下警告. (看不清可以点击图片，查看高清大图哦)
<ignore_js_op>  
Warning (15064): PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" output port clk[0] feeds output pin "GMII_GTXC~output" via non-dedicate
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weixin_33970449
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