PLL生成的时钟输出到普通IO的处理
不管是differential clock capable pin(差分) 和single ended clock capable pin(单端)输入PLL产生的时钟输出pll_out1~6都可以直接给FPGA的其它模块使用,但如果要接入普通的IO接口,这需要经ODDR模块稍加处理下。
不管是differential clock capable pin(差分) 和single ended clock capable pin(单端)输入PLL产生的时钟输出pll_out1~6都可以直接给FPGA的其它模块使用,但如果要接入普通的IO接口,这需要经ODDR模块稍加处理下。
ODDR模块原语如下:
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