时钟偏差、时钟抖动都是什么呢？

时钟偏差，Clock Skew，是指同一个时钟域内的时钟信号到达数字电路各个部分（一般是指寄存器）所用时间的差异。

时钟偏移主要分为两类：正偏移和负偏移。

当信号传输的目标寄存器在接收寄存器之前捕获正确的时钟信号，电路发生正偏移（也就是时钟布线方向与数据流水方向一致）；

反之，当信号传输的目标寄存器在接收寄存器之后捕获正确的时钟信号，电路发生负偏移（也就是时钟布线方向与数据流水方向相反）。

 

时钟抖动，Clock Jitter，是相对于理想时钟沿实际时钟存在不随时间积累的、时而超前、时而滞后的偏移称为时钟抖动（时钟脉冲宽度发生暂时变化，也就是 T_cycle 或大或小）。

 

总结：

1、时钟偏差 skew 通常是指时钟相位上的不确定，时钟抖动 jitter 通常是指时钟频率上的不确定；

2、时钟偏差和时钟抖动都要求系统时钟宽度增加，从而降低系统时钟频率，导致系统的性能变差；

3、所有的时钟网络布线都应该使用由 FPGA 提供的专用时钟资源（如全局时钟资源、局部时钟资源和 I/O 时钟资源），否则时钟偏差会非常严重；

4、

源时钟：指发送数据的时钟；

目的时钟：指接收数据的时钟；

发送沿：指发送数据的源时钟活动边沿；

接收沿：指接收数据的目的时钟活动边沿。

 

在超大规模集成电路中，存在大量需要时钟信号进行同步的寄存器，这就需要构建一个时钟信号的分布传输网络，来提供时钟偏移尽可能小的同步时序。在集成电路的物理设计阶段，需要设计一个良好的时钟树结构。通过在时钟信号传输电路上插入不同参数的缓冲器，可以尽可能地使时钟偏移接近零，即时钟信号近乎同步到达集成电路中的各个寄存器。设计人员可以利用计算机辅助工程软件（例如Synopsys等公司的电子设计自动化工具）来辅助设计。静态时序分析可以检查集成电路是否违背保持时间、建立时间相关的约束。

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