时钟抖动(Clock Jitter)和时钟偏斜(Clock Skew)
直通☛ 200页+ FPGA/IC秋招面试笔试题
1、时钟抖动(Clock Jitter)
时钟抖动指的在某一个给定的点上时钟周期发生短暂性变化,使得时钟周期在不同的周期上可能加长或者缩短。(两个时钟周期存在差值,是时钟发生器内部产生的,和晶振或者PLL内部电路有关,布线对其没有影响);它是频率上的不确定。
时钟边沿的变化不可能总是理想的瞬变,它总会有一个从高到低或者从低到高的变化过程;这就导致某一个给定的点上时钟周期发生短暂性变化,使得时钟周期在不同的周期上可能加长或者缩短,产生时钟抖动。
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