ISE使用出现的错误和警告整理

记录使用ISE过程中出现的问题和解决办法，与大家分享，也留作今后查看。不断更新中。。。

2013.3.22之前几天

1. WARNING:PhysDesignRules:372 - Gated clock. Clock net clkb_OBUF is sourced by a

   combinatorial pin. This is not good design practice. Use the CE pin to

   control the loading of data into the flip-flop.

   Phase 10  : 0 unrouted; WARNING:Route:455 - CLK Net:clkb_OBUF may have excessive skew because

错误或警告原因：

assign clkb = en ? clk : 0;

…….

always @(posedge clkb or negedge rst_n)  

begin

       ...............

end

说明：在时序电路设计中，尽量使用全局时钟，而不要用由全局时钟衍生出来的信号。

 

2. WARNING:Route:455 - CLK Net:U1/uart_rxd_submodule/one_char may have excessive skew because  1 CLK pins and 4 NON_CLK pins failed to route using a CLK template.