1、 第一次在xilinx和modelsim联合仿真的时候出现这种错误 Error: (vopt-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver". # No such file or directory. 意思是找不到xilinxcorelib库,按照如下方法更改之后好了:再在modelsim安装目录下将modelsim.ini中的VoptFlow 由1改为0. 这样就行了。
2、在ISE工程设计中,如果某个信号(key_clk)是从非专用时钟引脚输入的,但在设计时又是作为时钟使用的,ISE布局布线时也会自动将该信号作为全局时钟信号来布线,因其不是从全局时钟脚接入,故出现错误,无法布线成功。错误表示如下:
Place:1018 - A clock IOB / clock component pair have been found that are not placed at an optimal clock IOB /clock site pair. The clock component <key_clk_BUFGP/BUFG> is placed at site <BUFGMUX_X2Y10>.
解决办法:如果这些信号在实际应用中不一定非要使用全局网络,这时可在约束文件(.ucf)中加上如下约束: