小数分频器vhdl实现_基于VHDL的小数分频器设计

频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。分频器是集成电路中最基础也是最常用的电路。整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。本文利用VerilogHDL硬件描述语言的设计方式，通过ModelSimSE开发软件进行仿真，设计基于FPGA的双模前置小数分频器。随着超大规模集成电路的发展，利用FPGA小数分频合成技术解决了单环数字频率合成器中高鉴相频率与小频间隔之间的矛盾。

1双模前置小数分频原理

小数分频器的实现方法很多，但其基本原理一样，即在若干个分频周期中采取某种方法使某几个周期多计或少计一个数，从而在整个计数周期的总体平均意义上获得一个小数分频比，设要进行分频比为K的小数分频，K可表示为：

式中：n,N,X均为正整数；n为到X的位数，即K有n位小数。另一方面，分频比又可以写成：

式中：M为分频器输入脉冲数；P为输出脉冲数。

令P=10n，则：

以上是小数分频器的一种实现方法，即在进行10n次N分频时，设法多输入X个脉冲。

2电路组成

每个周期