VHDL学习--分频器

分频器，就是将特定频率的信号，通过计数分频的方式，得到自己需要的频率的信号。比如假如你的系统时钟是50Mhz,而你需要得到一个25Mhz的信号，则可以设计一个二分频模块对系统时钟进行分频获得。设计方法很简单，系统时钟每个上升沿或下降沿的时候输出取反即可。同理可用于设计多倍数分频器，只需加入一个计数器即可：每遇见一个上升沿，计数器加一，当计数器计数加到你需要的倍数时候，输出信号再取反，就可以得到你需要的分频的信号。下文代码是一个42倍分频器。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity div_21 is
port
(
clk:in std_logic;
clk_out:inout std_logic
);
end div_21;

architecture behave of div_21 is
signal clk_cnt: std_logic_vector(4 downto 0);
constant div_num: integer:=21;

begin

process(clk)
begin
  if clk 'event and clk='1' then
     clk_cnt<=clk_cnt+'1';
	 if clk_cnt="10101" then--计数到21
	   clk_out<=not clk_out;
		  clk_cnt<=(others=>'0');
	end if;
end if;
end process;
end behave;

仿真结果如下图