锁相环 matlab 噪声,锁相环(PLL)系统的噪声特性

锁相环(PLL)系统的噪声特性

本文是一篇述评文章,由推导一般 PLL 噪声方程式,并将相加噪声划分为通带噪声和阻带噪声开始。在随后的章节中,对所有主要的相加噪声源的特性进行了研究,

(本文共12页)

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微波毫米波频率源是雷达、通信、电子对抗和测试测量设备等电子系统中必不可少的关键部件,其相位噪声特性、杂散抑制性能和扫频线性度等指标对系统性能有着重要影响。随着系统射频前端向更高频段和更宽带宽的方向发展,对频率源的性能提出了更高要求。本文以实现高性能微波频率源和毫米波射频前端为目标,研究了基于Delta-Sigma调制器(Delta-Sigma Modulator,DSM)的宽带小数N分频锁相环(Phase-Locked Loop,PLL)、直接数字频率合成器(Direct Digital Synthesizer,DDS)、DDS驱动PLL的高线性度扫频源、低相位噪声的混频PLL等频率源,以及毫米波调频连续波(Frequency-Modulated Continuous Wave,FMCW)射频前端中的相关理论问题和关键技术,对频率源扫频状态下的相位噪声理论模型、扫频线性度精确测量方法、杂散抑制技术、频率源相位噪声和扫频线性度对射...

(本文共190页)

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本文基于SMIC 0.18μm标准CMOS工艺,设计了一款具有较宽输出频率范围、低相位噪声、可用于SoC集成的电荷泵锁相环电路。该锁相环主要用于时钟频率倍增,其输入参考频率范围为10MHz~50MHz ,输出频率范围为260MHz~400MHz,可以满足大多数高速集成电路对时钟信号的要求。整个设计采用自顶向下的方法,完成了从系统级定义到电路级设计,再到芯片级实现的整个设计流程。首先,应用VerilogA高级语言和Matlab工具建立了锁相环的系统级模型,根据数学模型分析和行为级仿真的结果对环路参数进行了优化;然后,依据设计指标和锁相环各模块的特性要求对晶体管级电路进行设计和仿真,并在模拟电路设计和锁相理论的指导下针对死区、电流匹配性差、电荷共享效应等非理想因素对各模块进行性能优化;最后,完成了整个系统的版图设计与验证,提交代工厂流片并进行芯片测试分析,实验结果表明,该芯片可以正常工作,功能上满足设计要求。此外,本文针对锁相环的输...

(本文共85页)

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随着集成电路技术的发展,锁相环(Phase Locked Loop,PLL)电路得到了越来越多的关注,目前在超大规模集成电路(VLSI)及片上系统(System onChip,SoC)中扮演着不可或缺的角色。其中,电荷泵锁相环(Charge-Pump PLL)因其具有锁定相差小和捕获范围大等优点而成为当前锁相环设计的主流。本文基于标准CMOS工艺自顶向下地设计了一种电荷泵锁相环。首先,基于电荷泵锁相环的基本原理及VHDL-AMS语言的特点,进行环路系统的VHDL-AMS行为级建模;然后,在行为级模型和应用系统需求指标的指导下,完成鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器以及时钟分配电路的晶体管级设计,并对锁相环的相位噪声和时钟抖动进行了重点分析,在建立其模型的基础上进行了仿真验证。最后,完成电路的版图设计,实现流片。内嵌本文所设计电荷泵锁相环的D/A转换器电路使用CMOS 0.35um 2P3M工艺完成了MPW项目流片...

(本文共80页)

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现代电子技术的发展对频率源提出了越来越高的要求，性能卓越的频率合成器成为现代军事、通信及现代测量的“心脏”部件。本文在此基础上完成高频谱纯度、快速捷变频的C波段频率合成器。为某工程机提供本振源。本课题频率合成器主要有三方面的内容：(１)DDS模块与后级激励PLL倍频模块；(２)微波PLL本振模块；(３)频率合成器中心控制模块。本文首先采用严格数学方法对直接数字频率合成(DDS)技术及其杂散频谱进行了深入研究，给出了其杂散分布规律及低杂散设计方法。其次对锁相环进行了理论分析，重点分析其相位噪声模型及关键的环路滤波器的设计。再次创新性地揭示DDS激励PLL的频率合成系统噪声特性及一些工程应用问题。最后具体的给出了频率合成器的电路设计与实现过程，通过测试结果与理论进行验证。本文的主要贡献与创新点为：(１)采用严格的数学方法，给出了DDS的杂散频谱分布规律及低杂散设计方法，为工程应用提供理论支持。(２)优化设计微波PLL环路参数，解决环...

(本文共113页)

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本课题研究来源于中继卫星预研项目“高速数传全数字接收机系统设计”的频率合成部分。在跟踪与数据中继卫星系统(TDRSS)传输时,在发射端利用DDS可以实现载波频率变化,在接收端利用DDS可以实现定时恢复采样时钟相位变化,高速ADC需要一个高频率稳定度低相位抖动的频率源,且DDS频率控制字受控于定时恢复电路,高速AD采样的模数转换器需要一个高性能的采样时钟,以确保数字量化处理的信噪比性能。载波频率合成的关键性能是频率稳定度与相位抖动噪声,采样时钟源的相位抖动参数指标达不到要求,会使得系统性能下降即导致信噪比实际损耗。经过对多种频率合成技术的研究比较,本课题采用直接数字频率合成(DDS)结合锁相环倍频(PLL)的实现方案,获得高频率稳定度、低相噪、低杂散的600MHz采样时钟频率源。在本文工作的第一部分,详细介绍了锁相环频率合成器和直接数字频率合成器基本结构、工作原理及理想频谱,总结了频率合成的噪声来源,包括PLL环路中器件因素和DD...

(本文共79页)

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