锁相环相关知识整理

1. 锁相环原理框图

PLL 的基本模块为误差检波器(由鉴频鉴相器和电荷泵组成)、环路滤波器、VCO 和反馈分频器。负反馈强制误差信号 e(s) 在反馈分频器输出和基准频率处于锁相和锁频状态且FO=NFREF 的点处接近 0。

2. 相位噪声
对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处
（频率合成器通常定义 1kHz 频率偏移）1-Hz 的带宽上的功率，单位为 dBc/Hz @ offset frequency。锁相环频率合成器的带内相位噪声主要取决于频率合成器，VCO 的贡献很小。
Marker Noise（PN）频谱仪要具有 Marker Noise 的功能，这样可以直接从频谱仪上得到Marker Noise（PN）的值，如果没有 Marker Noise 的功能，则需要通过 Marker 在指定偏移处测量噪声的值，然后再通过公式（MKR Noise = MKR Value -10logRBW）得出相噪值。

GSPS ADC SNR 及 性能优化的影响  在时域，与之对应的是时钟抖动（jitter），它是相位噪声在时间域里的反映，大的时钟抖动在高速 ADC 应用中会严重恶化采样数据的信噪比，尤其是当ADC 模拟前端模拟前端信号的频率较高时，更是要求低抖动的时钟。

[PLL 抖动对 GSPS ADC SNR 及 性能优化的影响 (ti.com.cn)]http://(https://www.ti.com.cn/cn/lit/an/zhcab17/zhcab17.pdf?ts=1677561486007&ref_url=https%253A%252F%252Fwww.ti.com.cn%252Fproduct%252Fcn%252FLMX2594%253Futm_source%253Dbaidu%2526utm_medium%253Dcpc%2526utm_campaign%253Dasc-null-null-GPN_CN-cpc-pf-baidu-cn_cons%2526utm_content%253DDevice%2526ds_k%253DLMX2594%2526DCM%253Dyes%2526gclid%253DCIjIs9KMt_0CFThDwgUdNKoKsg%2526gclsrc%253Dds)
1 PLL 相位噪声和 RMS 抖动；2 ADC SNR 和抖动影响；3 模拟和滤波器要求。
时钟抖动与相位噪声和白噪声之间的关系

 MT-008: Converting Oscillator Phase Noise to Time Jitter (analog.com)]http://(https://www.analog.com/media/en/training-seminars/tutorials/MT-008.pdf)

ADC和时钟抖动关系
http://[Clock jitter analyzed in the time domain, Part 1](https://www.ti.com/lit/an/slyt379/slyt379.pdf?ts=1677561811206)
ADC设计的最新进展显著地扩展了可用输入范围，使得系统设计者可以消除至少一个中间频率级，这降低了成本和功耗。在欠采样接收机的设计中，必须特别注意采样时钟，因为在较高的输入频率下，时钟的抖动成为限制信噪比（SNR）的主要因素。
本系列文章由三部分组成，第1部分重点介绍如何准确估计时钟源的抖动，并将其与ADC的孔径抖动相结合。在第2部分中，组合抖动将用于计算ADC的SNR，然后将其与实际测量值进行比较。第3部分将展示如何通过改善ADC的孔径抖动来进一步提高ADC的SNR，重点是优化时钟信号的转换速率。

[ADF4377 (Rev.0) (analog.com)]http://(https://www.analog.com/media/en/technical-documentation/data-sheets/adf4377.pdf)
Estimating ADC SNR and Clock Jitter Requirements

3. Reference Input Network
Reference Input Stage

 Reference Divider and Doubler

 Differential or single-ended frequency sources

 

 输入压摆率要求
ADI 提供的 PLL 产品也可以工作在低于最小的参考输入频率下，条件是输入信号的
转换速率要满足给定的要求。
例如，ADF4106 的数据手册要求的最小参考输入信号 REFIN 为 20MHz，功率最小为-5dBm，这相当于转换速率（slew rate）为 22.6V/us，峰峰值为 360mV 的正弦波。具体计算如下：对正弦波 Vp*sin(2*pi*f*t)而言，转换速率 Slew Rate=dv/dt|max=2*pi*f*Vp。那么我们来考察功率为-5dBm（50 欧姆系统）（Vp=180mV）的信号，其峰峰值为 360mV，其转换速率为
Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us
[Vpp和dBm的转换_vpp和dbm对照表_Lzy金壳bing的博客-CSDN博客]http://(https://blog.csdn.net/lzy13785490347/article/details/107659512)
Vrms=0.354Vpp
[dbm和vpp的换算公式（vpp与vrms的换算）_文财网 (zhongguojinrongtouziwang.com)]

[运放AD797使用经验分享，值得运放电路设计借鉴 - ADI 技术 - 电子技术论坛 - 广受欢迎的专业电子论坛! http://(elecfans.com)](https://bbs.elecfans.com/jishu_1670395_1_1.html)
Von= 0.9nV√Hz * √1MHZ(带宽) = 0.9uVrms
所以，只要 REFIN 功率满足要求，并且输入信号的转换速率高于 22.6V/us ，REFIN 可以工作在低于 20MHz 的条件下。具体实现是，一个转换时间为 146ns 的 3.3V CMOS 输入可以很容易的满足该项要求。总的来说，用功率较大的方波信号作为参考可以使 REFIN 工作在低于数据手册上给出的最低频率限制。

4. Phase