verilog
穿过键盘的我的手
不急亦不怠
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什么时候会引入锁存器?
什么时候会引入锁存器? 最近在写verilog代码,距离上次写大的verilog 代码已经是一年之前了。再次写,生疏了很多。遇到一些问题,看了一些资料,在这里记录一下。 这里仅做学习总结用,如有侵权,联系立删。 if…else语句或者case语句中所列条件不完整,综合时,会产生锁存器。 example: always @ ( en ) begin if ( en ) dout = 1'b1...原创 2019-01-17 10:43:29 · 2084 阅读 · 0 评论 -
Banks in FPGA
In Xilinx FPGAs, a bank is a group of I/O pins that share a common resource such as one power supply or one output current reference. It makes the FPGA...翻译 2019-02-20 09:35:22 · 155 阅读 · 0 评论