Verilog 二三事（1）

1.对于复杂的数字运算要充分利用进行资源共享，如采用if模块等。
2.时序逻辑要尽可能采用同步设计。
3.对于复杂的设计，应该尽量采用已有的算法和模块来实现。
4.对于长的组合链路应该在代码编写阶段注意描述成树状结构。
5.注意使用增量设计。增量设计是指增量编译：根据作者的分割设计，对不同层奇的模块分别编译。在对设计进行重新编译时，可以保持未修改部分的编译结果，从而节省编译时间。
6. 自顶向下设计
　非常复杂的数字电路可以借助于Verilog HDL建模、仿真的方法分解成较为简单的模块，经验证后，再逐块地用电路图输入或可综合风格的Verilog HDL加以实现。这就是我们理解的TOP－DOWN设计的概念。　
　自顶向下的设计（即TOP_DOWN设计）是从系统级开始，把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用EDA元件库中的基本元件来实现为止。利用层次化、结构化的设计方法，一个完整的硬件设计任务首先由总设计师（Architect）划分为若干个可操作的模块，编制出相应的模型（行为的或结构的），通过仿真加以验证后，再把这些模块分配给下一层的设计师。这就允许多个设计者同时设计一个硬件系统中的不同模块，其中每个设计者负责自己所承担的部分；而由上一层设计师对其下层设计者完成的设计用行为级上层模块对其所做的设计进行验证。为了提高设计质量，如果其中有一部分模块可由商业渠道得到，我们可以购买它们的知识产权的使用权（IP核的重用），以节省时间和开发经费。