数字后端面试问答No.16-18
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今天继续更新三道数字后端设计实现笔试面试题目。第一道题为 CDC 问题及其解决方案。第二道题考察 setup 及 hold check 机制。第三道题考察逻辑综合阶段常用的几种 wire load model。小编目前已经开通知识星球，建立了一个连接你和我私密交流的 IC 圈子，欢迎各位上车，进行深度交流和提问。
1.What is CDC (Clock Domain Crossing)? And how to fix CDC metastability?
被不同 clock driven 的两个寄存器，进行 timing check 时会导致亚稳的状态，如图 1 所示。左侧为电路图，右侧为对应的波形图。当 clk_ B 在采样时，DA 的数据还在发生变化，F2 采集到的数据就不准确，甚至错误。所以这样的电路设计是存在问题的。
图 1 跨时钟域电路
那么，我们如何解决这个问题呢？一般我们常用的方法是 “打一拍做同步处理”（将 F2 和 F3 的时钟连在一起），电路图如图 2 所示。
图 2 异步电路做同步处理的电路设计
2. The period of CLK1 is 10ns, waveform {0 5}. And the period of CLK2 is 25ns，CLK1 and CLK2 are synchronous.Please explain the setup and hold check.
这道题很简单，之前推送过很多道类似的题目。大家自己画画波形图，看看 PT 会选择那个沿做 setup 和 hold 的 check。
深入浅出讲透 set_multicycle_path，从此彻底掌握它
3.What type wire load model are often used during synthesis?
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zero wire load model
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基于 fanout 的 WLM
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基于物理位置的 wire load model
这几天，粉丝越来越多了，提问的人也越来越多了。有的是重复的问题，有的则是新问题。对于之前我回答过的问题，想通过找历史回答记录，似乎很困难（要么去翻群历史消息，要么去翻个人历史消息）。
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