数字IC后端物理验证PV | TSMC 12nm Calibre Base Layer DRC案例解析

最新推荐文章于 2024-12-18 17:37:03 发布
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文章标签： 数字IC后端 物理验证 数字后端设计 IC后端培训 Calibre DRC DRC Violation 低功耗upf
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基于TSMC 12nm ARM A55 upf flow后端设计实现训练营将于6月中旬正式开班！小班教学！目前还有3个名额，招满为止！有需要可以私信小编 ic-backend2018报名。吾爱IC社区所有训练营课程均为直播课！

这个课程支持升级成双核A55 Top后端训练营！

在这里插入图片描述

T12 A55后端训练营简介：

主时钟频率：>= 2.5GHz tt1v85c +rcworst85c

设计规模：140万instance

Power Domain数量：2个

实现方式：低功耗模块级UPF Flatten实现 (UPF Flow)

项目成果：Timing Signoff Timing Clean，DRC，Antenna,LVS clean

涉及EDA工具:Innovus，Starrc，PrimeTime，Calibre

授课形式:直播课+每日问题解答+远程协助。每周直播2次，每次近2小时。

课程费用：原价7900元（现价6900元）

TSMC 12nm A55 CPU Floorplan

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数字后端基本概念介绍<Via>
Tao_ZT的博客
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今天我们要介绍的数字后端基本概念是Via。中文名称互连线通孔。我们知道，芯片的连线有不同层的金属互连线相互连接。而Via的作用就是连接这些不同层的金属。如下图所示：一个完...
白山头讲PV：LVS技巧，迅速找到不含device的cell
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干货分享，本文介绍一个LVS检查中的一个有用的技巧准备之后的文章按照系列来写，包括PV， STA， 综合，PR 等等，系统性的分享一些干货，敬请期待。本文介绍一个PV的技巧。基本概念 P...
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物理验证是芯片physical signoff必须做的一项工作，类似timing signoff阶段要用PrimeTime来进行时序收敛。目前业界公认采用Mentor Graphics公司出品的Calibre工具，它提供了高效的DRC，LVS和ERC的解决方案，同时支持层次化和Flatten模式的检查方式，大大提高了整个验证过程的效率。 DRC检查 DRC检查是指工具基于Foundary提供的...
PV系统课 | 00. 基于规则的物理验证
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物理验证系统课，更多可关注RTL2GDS（WX公号）
低功耗UPF设计的经典案列分享
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时钟树是以平衡为目的，假设对一个root和sink设置了400ps的latency值，那么对另外的sink而言，就算没有给定latency值，CTS为了得到较小的skew，也会将另外的sink做成400ps的latency。所以前后一样的，一般综合做multibit的merge split。再分享个例子，比如，Cortex-A72课程的低功耗例子：请问，如果iso cell输出都要放parent，输入放self，那么下面-applies_to_outputs对应的-location为何是self?
后端/DFT/ATPG/PCB/SignOff设计常用工具/操作/流程及一些文件类型
cy413026的博客
09-08 5921
上面的表格即显示了从RTL到GDS要做的工作，也列举了相应的工具。由于版本较为久远，并没有提到今年来出现的Fusion compiler，这是一个可以完成综合和PR的工具，功能相当于DCG+ICC2，后文后简单介绍。还少了一个lib转db的工具 Library compiler。另外会同时介绍STA工具PrimeTime；功耗分析的Redhawk；PR工具ICC2和物理验证---Physical Verification的Calibre.
数字IC后端物理验证 |手把手教你Debug Calibre LVS错误
weixin_37584728的博客
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数字IC后端设计实现物理验证之手把手教你Debug Calibre LVS错误
数字IC后端设计实现篇之TSMC 12nm TCD cell（Dummy TCD Cell）应该怎么加？
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weixin_37584728的博客
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基于TSMC12nm的GPU低功耗设计与物理实现.pdf基于TSMC12nm的GPU低功耗设计与物理实现.pdf
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基于TSMC 12nm 的GPU 低功耗设计与物理实现 本资源摘要信息主要介绍基于TSMC 12nm工艺的GPU低功耗设计与物理实现的研究论文。论文的主要工作包括：完成了GPU模块的低功耗设计与物理实现、宏单元布局的优化设计、...
物理验证Calibre LVS Debug案例之通过deleteEmptyModule解决LVS问题
weixin_37584728的博客
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LVS 就是这么简单（数字后端物理验证篇）
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weixin_37584728的博客
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LVS 就是这么简单！（数字后端物理验证篇） 今天吾爱 IC 社区小编为大家带来数字 IC 后端实现物理验证中关于 LVS 的主题分享。其实小编一直觉得这个主题没啥可讲的，考虑到一些新手没有太多的经验，还是做个简单的分享。经验都是来源于实际项目所积累的，所以建议多实践，毕竟实践出真知，实践是检验真理的唯一标准。后续还会简单做一个关于物理验证中 DRC 自动修复方法的分享。修 DRC 绝对不是你应该干的活，那绝对是 Tool 的任务。好了，下面直接进入今天的主题（想要加入微信技术交流群的，可以先加小编微信）。
芯片中Signoff的概念
zhoujianjayj的博客
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后端所说的signoff，是指将设计数据交给芯片制造厂商生产之前，对设计数据进行复检，确认设计数据达到交付标准，这些检查和确认统称为signoff。通常设计人员所说的第一次signoff指的是代码的冻结freeze，freeze code后，后续所有的代码修改均需提交patch进行审核。CLP signoff：关注在低功耗设计中引入的特殊单元，电源域划分及组成单元的正确性；FM signoff：关注最终输出的逻辑网表与最初输入的逻辑网表之间的一致性；芯片中的Signoff。转载自知乎 : Sky。
12nm注意事项
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同时，所有的有源区需要落在fin上，器件的width也会是0.048的整数倍，即width所占的fin数量。实际连线时会大量使用客户的pcell来快速实现金属叠层，shielding添加等目的，如项目中没有可以使用的pcell，推荐优先做好多数mos尺寸的po孔，如length=0.24，0.135，0.016。（3）Metal规则与连线：Metal层次规则与22等小制程一样，不同宽度，不同平行长度有不同的drc，根据不同层metal界定标准也不同，对于单根metal宽度，间距，面积等都有要求。
芯片低功耗VCLP
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时钟树是以平衡为目的，假设对一个root和sink设置了400ps的latency值，那么对另外的sink而言，就算没有给定latency值，CTS为了得到较小的skew，也会将另外的sink做成400ps的latency。所以前后一样的，一般综合做multibit的merge split。再分享个例子，比如，Cortex-A72进阶版本课程的低功耗例子：请问，如果iso cell输出都要放parent，输入放self，那么下面-applies_to_outputs对应的-location为何是self?
景芯2.5GHz A72训练营dummy添加(一）
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比如，金属密度不一致会导致高低不平，机械研磨（平坦化）的时候，密度过大的地方会把不想磨掉的磨掉，密度小的地方想磨掉的又磨不掉，PO和OD也会有密度要求，制程越小密度问题越明显。另外，添加dummy后，在化学蚀刻时，可以使得金属腐蚀得更均匀，保护走线不被过度腐蚀而断掉。时钟树是以平衡为目的，假设对一个root和sink设置了400ps的latency值，那么对另外的sink而言，就算没有给定latency值，CTS为了得到较小的skew，也会将另外的sink做成400ps的latency。
数字ic后端学习ing
weixin_41788560的博客
06-05 6922
1、了解数字ic设计全流程（√） 2、数字电子技术基础（学习ing） 目前在看mooc上东南大学的数字电子基础，在复习中 （知乎推荐闫石老师的《数字电子技术基础》，回头看看） 3、学习Verilog、System Verilog（还没开始） （知乎推荐夏宇闻老师的Verilog数字系统设计教程） 4、学习Modelsim的使用，通过仿真来理解一些基本的简单的数字电路（还没开始） （打算转后端） 5、学习后端设计的基本知识（已经看了一遍基础知识） 6、版图设计学习（还没怎么展开） 目前只.
秋招合集-数字后端
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数字后端秋招合集
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IC设计职位介绍之“数字后端设计工程师” 数字后端处于数字IC设计流程的后端，属于数字IC设计类岗位的一种。在IC设计中，数字后端所占的人数比重一直是最多的，而且随着芯片规模不断加大，后端工程师需要的人数将会越来越多。 一般来说，数字后端按岗位类别可以分为：逻辑综合，布局布线physical design，静态时序分析（STA），功耗分析Power analysis，物理验证physical ve...
关于数字IC后端设计的一些基础概念与常识
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近一周忙里偷闲，利用晚上的琐碎时间跑了一个录音芯片的后端PD流程，由于之前在课堂上学的数字EDA仅限于书本概念，一些概念的理解只是停留在表面，实践之后的确豁然开朗了很多，里面很多技术细节绝不是课堂上翻几页PPT可以草草概括的。有了这次体验，不论是自己即将升入研二做项目还是再之后的找工作也是大有裨益的，也绝对比以后靠面试前临时多看几本书，狂背一堆概念有用的多。多余的话就BB到这了，下面就和大家简单分享
TSMC 250nm工艺库深度解析与IC综合技术学习
对于特定工艺的库，如TSMC 250nm工艺库，它还包含了在该工艺节点下设计的门级电路的物理和时序特性。 - **综合过程**通常包括逻辑优化、映射和布局布线。逻辑优化是优化设计以满足时序和面积要求；映射是将逻辑门...
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