AD9863数据手册-阅读笔记

在项目中需要用到AD9863,于是翻译下来了。
1 特性

接收路径包括双12位，50 MSPS模数转换器与内部或外部参考
传输路径包括双12位，200 MSPS数模转换器，具有1x, 2x或4x插值和可编程增益控制内部时钟分配块包括可编程锁相环和定时产生电路，允许单参考时钟操作24引脚灵活的I/O数据接口允许半双工模式下的各种交错或非交错数据传输和全双工模式下的交错数据传输可通过寄存器可编程性或可选的有限可编程性通过模式引脚进行配置独立的Rx和Tx断电控制引脚64引脚LFCSP封装(9mm x 9mm足迹)应用程序宽带接入宽带局域网通信(调制解调器)。
引脚配置和功能说明

2原理
2.1系统
AD9863旨在满足多种无线通信系统的混合信号前端需求。它具有由双12位接收adc组成的接收路径和由双12位发送dac (TxDAC)组成的发送路径。AD9863集成了大多数系统通常需要的附加功能，例如功率可扩展性，Tx增益控制和时钟倍增电路。AD9863最大限度地减少了尺寸和功耗，以满足从低功耗便携式市场到高性能基站市场的一系列应用需求。该部件采用64引脚引脚框架芯片规模封装(LFCSP)，占地面积仅为9mm x 9mm。通过集成断电控制、低功耗ADC模式、TxDAC功率缩放和半双工模式(可自动禁用未使用的数字路径)，功耗可以优化以适应特定的应用，而不仅仅是速度级选项。AD9863采用两条12位总线传输Rx路径数据和Tx路径数据。这两种总线支持24位并行数据传输或12位交错数据传输。总线可通过外部模式引脚或内部寄存器设置进行配置。寄存器允许更多的选项来配置整个设备。下面几节讨论了AD9863的各种模块:Rx路径模块、Tx路径模块、数字模块、可编程寄存器和时钟分配模块。
2.2Rx路径一般描述
AD9863 Rx路径由两个12位50 MSPS模数转换器(adc)组成。双ADC路径共享相同的时钟和参考电路，以提供最佳的匹配特性。每个adc由一个带有输出纠错逻辑的9级差分流水线开关电容结构组成。流水线架构允许第一阶段在新的输入样本上操作，而其余阶段在之前的样本上操作。采样发生在输入时钟的下降沿上。管道的每个阶段，不包括最后阶段，由一个低分辨率闪存ADC和一个剩余乘法器组成，以驱动管道的下一阶段。剩余乘法器使用闪存ADC输出来控制相同分辨率的开关电容数模转换器(DAC)。DAC输出从级的输入信号中减去，剩余部分被放大(乘以)以驱动下一个管道级。剩余乘法器级也称为乘法DAC (MDAC)。每个级使用一位冗余，以方便闪存错误的数字校正。最后一个阶段只是由一个闪存ADC组成。
差分输入级是直流自偏置，允许差分或单端输入。输出暂存块对齐数据，执行错误纠正，并将数据传递到输出缓冲区。Rx路径的时延约为5个时钟周期。
2.3Rx路径模拟输入等效电路
AD9863的Rx路径模拟输入采用了一种新颖的结构，该结构将输入采样保持放大器(sha)和第一管道剩余放大器的功能合并到一个单一的紧凑开关电容电路中。通过消除管道中的一个放大器，这种结构与使用单独放大器的传统实现相比，实现了相当大的噪声和功耗节约。图46显示了AD9863的等效模拟输入(开关电容输入)。将CLK调至逻辑高位，打开开关S3，关闭开关S1和开关S2;这是输入电路的采样模式。在此期间，连接到VIN+和VIN-的输入源必须给电容CH充电。将CLK调到逻辑低，打开交换机S2，然后打开交换机S1，随后关闭交换机S3。这使输入电路进入保持模式。

输入SHA的结构对输入驱动源提出了一定的要求。差分输入电阻通常为2 kΩ每个。引脚电容的组合。Cin和保持电容Ci通常小于5pf。输入源必须能够在一个半时钟周期内将该电容充电或放电到12位精度。当SHA进入采样模式时，输入源必须将电容CH从已经存储的电压充电或放电到新的电压。在最坏的情况下，输入源上的满量程电压阶进必须在ADC采样周期的一半内，通过开关S1的RoN(通常为100 Ω)提供充电电流至稳定电压。这种情况对应于驱动低输入阻抗。另一方面，当源电压等于先前存储在CH上的值时，保持电容器不需要输入电流，等效输入阻抗非常高。
2.4Rx路径应用部分
在信号源输出和VIN引脚之间增加串联电阻，降低了对信号源的驱动要求。图47显示了这个配置。

特定应用的带宽限制了该电阻器的大小。对于信号带宽小于10mhz的应用，用户可以插入串联输入电阻和并联电容，以产生输入信号的低通滤波器。此外，在VIN引脚之间增加并联电容可以降低交流负载阻抗。该电容的值取决于源电阻和所需的信号带宽。Rx输入引脚是自偏置的，以提供这种中电源共模偏置电压，因此建议使用去阻塞电容器将信号交流耦合到输入端。在必须使用直流耦合的系统中，使用运算放大器来满足AD9863的输入要求。输入端接受一个以电源电压(AVDD/2)的一半为中心的2v p-p差分输入摆幅的信号。如果直流偏置由外部提供，则必须通过写入寄存器Rx_A直流偏置[寄存器Ox03，位6]和Rx_B直流偏置[寄存器0x04，位7]来关闭内部输入偏置电路。AD9863中的adc用于对差分输入信号进行采样。差分输入为Rx路径提供了更好的抗噪性和更好的THD和SFDR性能。在使用单端信号的系统中，这些输入可以数字化，但建议进行单端到差分转换。单端到差分转换可以通过使用变压器耦合电路(通常用于10mhz以上的信号)或使用运算放大器，如AD8138(通常用于10mhz以下的信号)来执行。
2.5ADC电压参考
AD9863 12位adc使用内部参考，设计用于提供2v p-p差分输入范围。内部带隙基准产生稳定的1 V参考电平，并通过VREF引脚去耦。REFT和REFB是基于VREF的电压电平产生的差分参考。图48显示了使用内部引用时参考引脚VREF、REFT和REFB的适当解耦。去耦电容器必须尽可能靠近参考引脚。外部参考点REFT和REFB以AVDD/2为中心，差分电压等于VREF处的电压(使用内部参考点时默认为1 V)，允许峰对峰差分电压振荡2x VREF。
例如，默认的1v VREF引用接受2v的p-p差分输入摆幅，且偏置电压必须为
REFT=AVDD/2 +0.5
VREFB=AVDD/2-0.5 V

外部基准可用于需要不同输入电压范围、多个器件之间高精度增益匹配或改善温度漂移和噪声特性的系统。当需要外部参考时，内部Rx带隙参考必须使用VREF寄存器[寄存器Ox05，位4]下电，外部参考驱动VREF引脚上的电压电平。外部电压电平必须是所需峰对峰差分电压摆幅的一半。结果是差分电压参考被驱动到新的电压:
REFT = AVDD/2 +VREF/2
VREFB = AVDD / 2-VREF / 2 V
如果使用外部基准，建议基准的差分偏置电压不要超过1v。
2.6时钟输入及注意事项
时钟输入及注意事项典型的高速adc使用两个时钟边来产生各种内部定时信号，因此可能对时钟占空比敏感。通常，在时钟占空比上需要5%的公差以保持动态性能特征。AD9863包含时钟占空比稳定电路(DCS)。DCS对内部ADC时钟(非采样边缘)进行计时，并为ADC提供50%的标称占空比。超过40mhz的输入时钟速率可以使用DCS，因此可以适应广泛的输入时钟占空比。相反，DCS不能用于低于40 MSPS的Rx采样。在高速应用中，当需要适当的转换器采样和保持时间以保持高性能时，保持50%占空比时钟尤为重要。DCS可以通过将高位写入Rx_A/Rx_B CLK占空寄存器位[寄存器Ox06/寄存器0x07，位4]来启用。占空比稳定器使用一个延迟锁定环来创建非采样边缘。因此，对采样频率的任何更改都需要大约2 μs到3 μs，以允许DLL调整到新的速率并稳定下来。高速、高分辨率的adc对时钟输入的质量非常敏感。
在给定满量程输入频率(fiNPur)下，孔径抖动(tA)导致的信噪比下降可以用下式计算:
信噪比衰减= 20 log [(%)πFinta]
式中，孔径抖动的均方根ta表示所有抖动源的均方根，包括时钟输入、模拟输入信号和ADC孔径抖动规格。欠采样应用对抖动特别敏感。时钟输入是一个数字信号，必须作为具有逻辑电平阈值电压的模拟信号来处理，特别是在孔径抖动可能影响AD9863动态范围的情况下。时钟驱动的电源必须与ADC输出驱动电源分开，以避免时钟信号被数字噪声调制。低抖动晶体控制振荡器是最好的时钟源。如果时钟是由其他类型的源(通过门控、分频或其他方法)产生的，则必须在最后一步由原始时钟重新计时。
2.7功耗和待机模式
AD9863 Rx路径的功耗与其采样率成正比。数字(DRVDD)功率损耗的Rx路径部分主要由数字驱动器的强度和每个输出位上的负载决定。数字驱动电流可由
IDRVDD = VDRVDD x CLOAD x faocx x N
其中Nis是改变的位数，而CLoaD是改变的数字引脚上的平均负载。模拟电路是最佳的偏置，使每个速度等级提供卓越的性能，同时提供降低功耗。在低采样率下，每个速度等级消耗一个基线功率，随着时钟频率的增加而增加。
通过断言ADC_LO_PWR引脚，可以降低任一速度等级的基线功耗，从而将内部ADC偏置电流减少一半，在某些情况下会导致性能下降。为了进一步降低ADC的功耗，ADC_LO_PWR引脚可以与串行可编程寄存器设置相结合，以配置超低功耗模式。超低功耗模式是正常功耗的四分之一。超低功耗模式可以在较慢的采样频率下使用，或者如果降低的性能是可以接受的。要配置超低功耗模式，在上电期间断言ADC_LO_PWR引脚，并写入以下寄存器设置:

图49显示了典型的模拟功耗(ADC_AVDD= 3.3 V)为ADC vs，采样率为正常、低功耗和超低功耗模式。通过写入寄存器3、寄存器4和寄存器5中相应的SPI寄存器位，AD9863 Rx路径中的任意一个adc都可以独立地置于待机模式。当使用寄存器3、寄存器4和寄存器5中适当的SPI寄存器位将两个通道置于完全断电模式时，可以实现最小的待机功率。在这种情况下，内部引用断电。当一个或两个通道路径在断电后被启用时，唤醒时间与REFT和REFB去耦电容器的充电和断电持续时间直接相关。通常，在REFT和REFB上使用0.1 μF和10 μF的去耦电容器完全放电时，大约需要5 ms才能恢复完全工作。

2.8Tx路径块
AD9863传输(Tx)路径包括双内插12位电流输出dac，它们可以独立工作，也可以在图像抑制传输架构中耦合形成复杂频谱。每个通道包括两个FIR滤波器，使AD9863能够进行1x、2x或4x插值。在表9所列的限制范围内可以实现高速输入和输出数据速率。

通过使用双DAC输出形成复杂信号，外部模拟正交调制器(如analog Devices的AD8349)可以实现图像抑制架构。(注意:AD9863评估板在Tx路径中包含一个正交调制器，可容纳AD8345、AD8346和AD8349封装。)为了优化该架构中的图像抑制能力和LO馈通抑制，AD9863为每个DAC提供可编程(通过SPI端口)、精细(微调)增益和偏移调节。AD9863还包括一个锁相环(PLL)时钟乘法器和一个1.2 V带隙基准电压。启用PLL后，应用于CLKIN2输入的时钟在内部倍增，并生成所有必要的内部同步时钟。每个12位DAC提供两个互补的电流输出，其满量程电流可以从单个外部电阻确定。外部引脚TxPWRDWN可以在不使用时关闭Tx路径，从而优化系统功耗。使用TxPWRDWN引脚禁用时钟和一些模拟电路，节省数字和模拟功率。下电模式使偏置能够促进快速恢复时间，通常<10 μs。此外，休眠模式可以关闭DAC输出电流，但使所有其他电路处于活动状态，以适度节省功耗。一个符合spi的串口用于编程AD9863的许多功能。请注意，在断电模式下，SPI端口仍然是活动的。
2.9DAC等效电路
AD9863 Tx路径由双12位dac组成，如图50所示。该dac集成了高性能TxDAC核心，通过可编程增益放大器(TxPGA)进行可编程增益控制，粗增益控制，以及补偿系统不匹配的偏移调节和精细增益控制。粗增益对DAC施加1倍、(1/2)x或(1/11)x的总缩放。TxPGA提供从0 dB到-20 dB的增益控制0.1 dB，通过8位TxPGA设置控制。通过6位精细增益寄存器控制每个通道±4%的精细增益调整。默认情况下，粗增益为1x, TxPGA为0db，细增益为0%。AD9863的TxDAC核心提供由12位数据产生的双差分互补电流输出。12位双dac支持高达200msps的更新速率。每个双DAC的差分输出(IOUT+和IOUT-)是互补的，这意味着它们总是加起来等于DAC的满量程电流输出，IouTes。当差动电流接口驱动平衡负载或变压器时，可实现最佳交流性能。

精细增益控制提供了改进的QAM调制信号的平衡，从而提高了调制精度和图像抑制。独立的DAC A和DAC B偏置控制为IOUT+或IOUT-(不是两者)增加一个小的退电流。通过寄存器设置可编程选择该偏置电流指向哪个IOUT。偏置控制可用于抑制通常在调制器输出处产生的LO泄漏信号。如果AD9863与外部调制器直流耦合，则该特性可用于消除AD9863的输出偏置以及调制器的输入偏置。参考电路如图51所示。

参考下式的传递函数，IouTEsMax是DAC在默认增益设置(0 dB)下的最大电流输出，基于参考电流IREs。
IR由内部1.2 V基准和外部设定RsET电阻。
loUTFSMAX=64x （REFIO/RsET）
通常，Rser为4 kΩ，这将IoUTESMAx设置为20ma，这是txdac的最佳动态设置。将Rser增加2倍，IouTESMAx按比例减少2倍。每个DAC的IouTESMAx可以同时重新调整，使用TxPGA增益寄存器，或独立地，使用DAC A/DAC B粗增益寄存器。
TxPGA功能为两个dac提供20 dB的同时增益范围，通过写入SPI寄存器TxPGA增益来控制，可编程满量程输出为IouTEsMAx的10%至100%。增益曲线以dB为单位呈线性，步进约为0.1 dB。在内部，增益是通过改变主DAC偏置电流与内部TxPGA DAC控制，其输出是通过片上的R-C滤波器进行重滤波，以提供连续增益转换。请注意，通过写入TxPGA快速更新寄存器，TxPGA DAC的稳定时间和带宽可以提高2倍。每个DAC都有独立的粗增益控制。粗增益控制可用于适应不同的Iours从双dac。粗满量程输出控制可以通过使用DAC A/DAC B粗增益寄存器调节到标称满量程电流的1/2或1/11。精细增益控制和直流偏置控制可用于补偿不匹配(用于系统级校准)，从而改善两个Tx通道的匹配特性，并有助于抑制LO馈通。这在图像抑制架构中特别有用。每个DAC的10位直流偏置控制可以独立使用，为任何差分引脚提供高达±12%的IoUTESMAx偏置，从而允许校准任何系统偏置。5位分辨率的精细增益控制允许每个DAC的IouTEsMAx在±4%的范围内变化，允许补偿任何DAC或系统增益不匹配。精细增益控制通过DAC A/DAC B精细增益寄存器进行设置，每个DAC的失调控制使用DAC A/DAC B失调寄存器完成。
2.10时钟输入配置
时钟输入配置时钟和数据输入信号的质量对于实现最佳性能非常重要。外部时钟驱动电路为AD9863提供低抖动时钟输入，满足最小/最大逻辑电平，同时提供快速边缘。当驱动器用于缓冲时钟输入时，必须将其放置在非常靠近AD9863时钟输入的位置，从而消除任何传输线影响，例如由于不匹配而产生的反射。
2.11可编程锁相环
CLKIN2既可以作为输入数据速率时钟(启用PLL)，也可以作为DAC数据速率时钟(禁用PLL)。锁相环时钟乘法器和分配电路产生必要的内部定时，以同步使能的插补滤波器和dac的上升沿触发锁存器。该电路由鉴相器、电荷泵、压控振荡器(VCO)和时钟分配块组成，所有这些都在SPI端口控制下。电荷泵、鉴相器和压控振荡器由PLL_AVDD供电，而时钟分配电路由DVDD供电。为了确保PLL时钟乘法器电路的最佳相位噪声性能，PLL_AVDD必须来自干净的模拟电源。锁相环内压控振荡器的速度对相位噪声也有影响。锁相环锁定VCO速度低至32 MHz至350 MHz，但相对于VCO速度的最佳相位噪声是通过在64 MHz至200 MHz范围内运行来实现的。
2.12插值滤波器
插值滤波器可用于AD9863传输路径，提供1倍(旁路)，2倍或4倍插值。插值滤波器在抑制原始图像的同时有效地提高了Tx数据速率。插值滤波器以数字方式将最坏情况下的图像与期望的信号进一步偏移，从而降低了对模拟输出重构滤波器的要求。有两个2x插值滤波器在Tx路径可用。使用两个插值滤波器实现4倍的插值率;通过只启用第一个2x插值滤波器，可以实现2x的插值率。第一个插值滤波器使用39个抽头滤波器提供2倍插值。它可以抑制60 dB或更多的带外信号，并且具有平坦的通带响应(小于0.1 dB纹波)，扩展到38%的输入Tx数据速率(19%的DAC更新速率，foac)。当使用2x插值时，最大输入数据速率为每通道80 MSPS。第二个插值滤波器为整体4x插值提供了额外的2x插值。第二个滤波器是一个15分接滤波器，它抑制带外信号60 dB或更多。平坦通带响应(小于0.1 dB衰减)为Tx输入数据速率的38% (fpac的9.5%)。当使用4x插值时，每个通道的最大输入数据速率为50 MSPS。
3数据接口工作模式

表11描述了AD9863引脚功能(当使用模式引脚时)相对于I/O模式和半双工模式，是否发送或接收的。

表12描述了AD9863引脚功能(当使用SPI编程时)相对于灵活的I/O模式和半双工模式，无论是发送还是接收。

HD24 HD12 Clone工作在半双工模式 FD工作在全双工模式。这里主要使用全双工模式FD
3.1 FD模式
全双工(FD)模式可以通过使用模式引脚或SPI编程来配置。使用SPI允许设备的额外配置灵活性。FD模式是唯一支持全双工、接收和发送并发操作的模式。上12位总线(U12)用于接收交错的Tx数据，下12位总线(L12)用于输出交错的Rx数据。Rx路径或Tx路径(或两者)都可以使用RxPwrDwn和TxPwrDwn引脚中的一个(或两个)独立断电。FD模式需要2倍或4倍的插值。
以下注释提供了FD模式配置的一般描述。有关更多信息，请参见表15。FD模式下的Tx路径需要注意以下几点:
1 插补率2x或4x可编程与模式引脚或SPI。
最大DAC更新速率= 200 MSPS。
最大Tx输入数据率= 80 MSPS/通道(160 MSPS交错)。
TxSYNC用于引导Tx输入数据。
TxSYNC=high表示通道Tx_A数据。
TxSYNC = low表示通道Tx_B数据。
缓冲的Tx时钟输出(来自IFACE3引脚)等于DAC更新速率的2倍;每个交错的Tx样本一个上升沿。
FD模式下的Rx路径需要注意以下几点:ADC CLK Div寄存器可用于划分驱动ADC的时钟，其接受高达50 MHz。最大ADC采样率= 50 MSPS。Rx路径输出数据率是ADC采样率的2倍(交错)。IFACE2逻辑电平低时Rx_A输出。IFACE2逻辑电平=高时Rx_B输出。
3.2 HD12模式
半双工，12位交错输出模式，HD12，可以配置使用模式引脚或SPI。HD12模式仅支持半双工操作，可以连接到单个12位数据总线，具有独立的Rx和Tx同步引脚(RxSYNC和TxSYNC)。在AD9863上使用U12和L12总线，但是Tx/Rx选择器的逻辑电平(通过IFACEI引脚控制)用于禁用和三状态未使用的总线，允许U12和L12捆绑在一起。未使用总线的MSB充当RxSYNC(在Rx操作期间)或TxSYNC(在Tx操作期间)。单个引脚用于输出Rx和Tx数据锁存(来自IFACE3引脚)开关的时钟，具体取决于启用哪条路径。HD12模式需要2倍或4倍的插值。以下说明提供了HD12模式配置的一般描述。有关更多信息，请参见表15。关于HD12模式下的Tx路径，请注意以下几点:插补率为2×或4×，可通过模式引脚或SPI编程。U12总线接收交错传输数据，L12总线MSB作为TxSYNC。最大DAC更新速率=200 MSPS。最大Tx输入数据率= 80 MSPS/通道(160 MSPS交错)。TxSYNC用于引导Tx输入数据。TxSYNC=high表示通道Tx_A数据。TxSYNC=low表示通道Tx_B数据。HD12模式下Rx路径注意事项如下:ADC CLK Div寄存器可用于划分驱动ADC的时钟，其接受高达50 MHz。最大ADC采样率=50 MSPS。输出数据率= 2倍ADC采样率。从L12总线输出交错的Rx数据。IFACE2(或RxSYNC)逻辑电平低时Rx_A输出。IFACE2(或RxSYNC)逻辑电平=高时的Rx_B输出。
3.3HD24模式
半双工，24位并行输出模式，HD24，可以配置使用模式引脚或通过SPI编程。HD24模式仅支持半双工操作，可以连接到单个24位数据总线(两个并行的12位总线)。AD9863采用U12总线和L12总线。Tx/Rx选择器的逻辑电平(通过IFACE1引脚控制)用于将总线配置为Rx输出(在Rx操作期间)或作为Tx输入(在Tx操作期间)。单个引脚用于输出Rx和Tx数据锁存(来自IFACE3引脚)开关的时钟，具体取决于启用哪条路径。以下说明提供了HD24模式配置的一般描述。有关更多信息，请参见表15。关于HD24模式下的Tx路径，请注意以下几点:插补率为1x、2x或4x，可通过模式引脚或SPI编程。最大DAC更新速率=200 MSPS。最大Tx输入数据率= 160 MSPS/通道与旁路插值滤波器，100 MSPS为2倍插值，或50 MSPS为4倍插值。从U12总线接收Tx_A DAC数据;从L12总线接收Tx_B DAC数据。HD24模式下Rx路径注意事项如下:ADC CLK Div寄存器可用于划分驱动ADC的时钟，其接受高达50 MHz。最大ADC采样率=50 MSPSRx_A输出数据在L12总线上输出;Rx_B输出数据在U12总线上输出。
3.4克隆模式
克隆模式是一种接口模式，在半双工模式下提供与AD9860类似的接口。此模式需要SPI进行配置。克隆模式在Rx模式下提供并行Rx数据输出(24位)，并且在Tx模式下接受交错Tx数据(12位)。AD9863采用U12总线和L12总线。Tx/Rx选择器的逻辑电平(通过IFACE1引脚控制)用于配置Rx输出(在Rx操作期间)或作为Tx输入(在Tx操作期间)的总线。单个引脚用于输出Rx和Tx数据锁存的时钟(来自IFACE3引脚)，具体取决于启用哪条路径。克隆模式需要2x或4x的插值。以下说明提供了克隆模式配置的一般描述。有关更多信息，请参见表15。克隆模式下的Tx路径需要注意以下几点:插补率2x或4x可编程与模式引脚或SPI。最大DAC更新速率=200 MSPS。最大Tx输入数据率=80 MSPS/通道(160 MSPS交错)。
TxSYNC用于引导Tx输入数据。TxSYNC= high表示通道Tx_A数据。TxSYNC=low表示通道Tx_B数据。缓冲的Tx时钟输出(从IFACE3引脚)使用一个上升沿每个交错的Tx样本。克隆模式下的Rx路径需要注意以下几点:可以使用ADC的CLK分割寄存器进行分割时钟驱动的ADC，它接受高达50 MHz。最大ADC采样率=50 MSPS。输出数据率= ADC采样率，即两个12位每一个缓冲器Rx时钟输出周期并行输出。Rx_A输出数据在L12总线上输出;的Rx_B输出数据在U12总线输出。
4模式引脚名称和功能

5时钟分频pll
5.1系统时钟

AD9863使用锁相环时钟乘法器电路和内部分频块来生成各种时序配置所需的所有时钟。AD9863有两个独立的输入时钟，CLKIN1和CLKIN2。CLKIN1主要用于驱动Rx adc路径。
CLKIN2主要用于驱动txdac路径。有许多配置时钟分布块的选项，它们是通过内部寄存器设置编程的。时钟分布框图部分描述了时序框图的细分，然后是不同数据接口选项的数据时序。时钟分配模块包含一个锁相环，其中包括一个可选的输出除以5电路、一个ADC除以2电路、多路复用器和其他数字逻辑。
配置AD9863的Rx路径定时主要有两种方法:正常定时模式和备用定时模式，通过寄存器0x15位4控制。在正常定时模式下，Rx路径时钟直接由CLKIN1输入驱动，而Tx路径由CLKIN2衍生的时钟乘以片上锁相环驱动。在可选定时模式下，CLKIN2驱动锁相环电路，锁相环输出时钟驱动Rx路径时钟和Tx路径时钟。由于交替时序模式使用锁相环来推导Rx路径时钟，因此ADC的性能可能会略有下降。这种退化是由于锁相环的相位噪声，尽管通常只有在欠采样应用中，当输入信号高于ADC的第一个奈奎斯特区时，它才会被注意到。PLL可以提供1倍、2倍、4倍、8倍和16倍的乘法，也可以通过寄存器PLL旁路[寄存器0x15，位7]和通过寄存器PLL下电[寄存器Ox02，位2]绕过和断电。锁相环要求最小输入时钟频率为16mhz，最小锁相环输出时钟频率为32mhz。这个限制适用于锁相环输出之前的可选除以5电路。对于低于这些限制的时钟频率，必须绕过锁相环。除5电路之前的锁相环最大输出频率为350mhz。表20显示了所有乘法设置的输入和输出时钟速率。
5.2TX/RX时钟
时钟分布框图如图58所示。输出时钟格式化器配置输出同步信号IFACE1、IFACE2和IFACE3。这些接口引脚信号取决于时钟模式设置、数据I/O配置和其他操作设置。时钟模式和数据I/O配置在clk_mode、SpiFD/HD和SpiB12/24的寄存器设置中定义。表21显示了IFACE1、IFACE2和IFACE3引脚相对于时钟模式的配置。对于半双工的情况，IFACE1引脚是识别设备是在Rx还是Tx工作模式的输入。时钟模式用于指定每个数据接口操作模式的时间，在灵活I/O接口选项一节中详细介绍。表21中半双工模式4、模式5、模式7、模式8和模式10后的T和R扩展表示设备处于发送或接收工作模式。默认的时钟模式设置[Register Ox01, Bit 5 to Bit 7, Clk_Mode]为000，配置为- n，双工24，模式7为半双工12。模式2、模式5、模式8和模式10是AD9863的可选时序配置，可以通过寄存器0x01 Clk_Mode进行编程。

Tx时钟输出频率取决于数据是交错还是并行(非交错)配置。模式1、2、7、8和10使用Tx交错数据，需要启用2x或4x插值。
DAC更新速率=CLKIN2 ×锁相环设置。
非交错Tx数据时钟频率= CLKIN2 ×锁相环设置× 1/(插值率)。
交错Tx数据时钟频率=2 × CLKIN2 ×锁相环设置× 1/(插值率)。
Rx时钟不依赖于数据是交错的还是并行的，但它依赖于定时模式的配置:正常的还是可选的。正常时序模式，Rx时钟频率= CLKIN1 × ADC div因子(如果使能)。
可选定时模式，Rx时钟频率= CLKIN2 ×锁相环设置× ADC div因子(如果启用)。
IFACE2的可选CLKOUT可作为稳定的系统时钟运行在CLKIN1频率或TxDAC更新速率，这等于CLKIN2 x PLL设置。设置使能IFACE2时钟输出寄存器[register 0x01, Bit 2]使能IFACE2可选时钟输出。在FD模式下，IFACE2引脚总是作为时钟输出;启用IFACE2引脚可用于反接IFACE2输出。
AD9863发送路径和接收路径的时序取决于模式设置和各种可编程选项。影响输出时钟时序和数据输入/输出时序的寄存器有Clk_Mode[2:0]，使能IFACE2 clkout, inv clkout (IFACE3)， Tx逆采样，插补控制，PLL bypass, ADC时钟div, alt时序模式，PLL Div5, PLL乘法器和PLL to IFACE2。前面介绍了Clk_Mode寄存器。表22显示了用于配置AD9863中可用的输出时钟时序和数据锁存选项的其他寄存器位。

传输(Tx)定时需要特定的设置和保持时间，以便通过数据接口总线正确地锁存数据。这些定时参数是相对于内部生成的输出参考时钟指定的。AD9863有两个接口时钟，通过IFACE3和IFACE2引脚提供。传输时序规范以及设置和保持时间提供了所需的有效数据的最小窗口。设置时间(tsETuP)是数据在相对输出时序边之前初始稳定到有效逻辑电平所需的时间。保持时间(tHoLD)是在输出时序边之后，有效数据必须保持在数据总线上才能被正确锁存的时间。图59显示了相对于IFACE3下降沿的tsETUP和tHoLD。请注意，在某些情况下指定负时间，例如，使用tHoLD定时，这意味着保持时间边缘发生在相对输出时钟边缘之前。

表23显示了AD9863在各种模式配置下的典型设置和保持时间。

接收(Rx)路径数据在参考输出时钟边之后输出。Rx数据相对于参考输出时钟的时间延迟称为输出延迟。AD9863有两个可能的接口时钟，通过IFACE3和IFACE2引脚提供。图60显示了相对于IFACE3上升沿的顶部。请注意，在某些情况下指定负时间，这意味着输出数据转换发生在相对输出时钟边缘之前。

表24显示了AD9863在各种模式配置下的典型输出延迟时间。

6SPI控制方式

SPI的默认操作情况下，spi串行端口接受MSB优先模式的数据，默认情况下使用四个引脚:SEN、SCLK、SDIO和SDO。
SEN是串行时钟使能引脚;
SCLK为串行时钟引脚;
SDIO是一条双向数据线;
SDO是串行输出引脚。
SEN是一个主动低控制门控读写周期。当SEN高时，SDO和SDIO进入高阻抗状态。
SCLK用于同步SPI的读和写最大比特率30mhz。输入数据在上升沿上注册，输出数据转换在下降沿上注册。在写操作期间，寄存器在第16个上升时钟沿之后更新(双字节情况下是第24个上升时钟沿)。未完成的写操作将被忽略。
默认情况下，SDIO是只输入数据的引脚。可选地，可以配置一个3针接口，使用SDIO进行输入和输出操作，并使用3- state SDO引脚。参考表17所示的寄存器Ox00中的SDIO BiDir位。
SDO是一个串行输出数据引脚，用于4线模式下的回读操作，当SDIO配置为双向操作时，它是三态的。
AD9863的通信周期有两个阶段。阶段1是指令周期，它是将一个指令字节写入AD9863，与前8个SCLK上升沿一致。指令字节向AD9863串行端口控制器提供有关数据传输周期的信息，这是通信周期的第二阶段。阶段1指令字节定义即将到来的数据传输是读还是写，数据传输中的字节数(一个或两个)，以及数据传输的第一个字节的起始寄存器地址。
每个通信周期的前8个SCLK上升沿用于将指令字节写入AD9863。剩余的SCLK边缘用于通信周期的第2阶段。阶段2是AD9863与系统控制器之间的实际数据传输。通信周期的第二阶段是由指令字节决定的一个或两个数据字节的传输。通常，在多字节传输中使用一个通信周期是首选的方法;然而，当寄存器访问只需要一个字节时，单字节通信周期对于减少CPU开销是有用的。这方面的一个例子是编写AD9863断电位。所有输入到AD9863的数据都注册在SCLK的上升沿上。所有数据都被驱动出AD9863的下降沿的SCLK。
6.1指令字节
指令字节包含的信息如表18所示，位在表后详细描述。

指令字节的R/ w位7决定在写入指令字节后是否进行读或写数据传输。逻辑高表示有读操作。逻辑低表示有写操作。
2/1字节-指令字节的第6位决定了在通信周期的数据传输周期中要传输的字节数。逻辑高表示2字节传输。逻辑低表示1字节传输。
A5、A4、A3、A2、Al、a0—指令字节的第5位到第0位决定在通信周期的数据传输部分访问哪个寄存器。对于2字节的传输，这个地址是起始字节地址。当接口配置为msb优先传输时，第二个字节地址自动递减。对于lsdb -first传输，第二个字节的地址自动递增。
6.2时钟要求限制
串口接口时序最大SCLK频率(fscuk)40 MHz高脉冲宽度(tpwH)12.5 ns
低脉冲宽度(tpw)12.5 ns
时钟最大上升/下降时间数据到SCLK时序(tos)1毫秒12.5 ns数据保持时间(10)0 ns

6.3写操作SPI

写操作使用指令头配置使用2/1字节设置的1字节或2字节寄存器写。指令字节后面跟着寄存器数据通过接口时钟(SCLK)上升沿上的SDIO引脚串行地写入设备。根据LSB-first寄存器位的设置，数据可以先传输MSB或LSB。无论SDIO BiDir寄存器设置如何，写操作都是相同的。图52至图54是将数据写入设备的示例。图52显示了在msb优先模式下的1字节写入;图53显示了在msb优先模式下的2字节写入;图54显示了在lsdb优先模式下的2字节写入。请注意LSB- first和MSB-first模式之间的区别:指令头和数据都是反向的，第二个数据字节寄存器的位置是不同的。在默认的MSB-first模式中，第二个数据字节被写入一个自减的寄存器地址。在lsdb优先模式下，第二个数据字节被写入一个递增的寄存器地址。
6.4 读spi

读操作寄存器的回读可以是单字节或双字节操作。可将回读配置为使用3线或4线，并可先使用MSB或LSB进行格式化。指令头首先写入设备MSB或LSB(取决于模式)，然后是8位输出数据，适当地MSB或LSB证明。默认情况下，输出数据被发送到专用输出引脚(SDO)。三线操作可以通过设置SDIO BiDir寄存器来配置。在3线模式下，SDIO引脚在接收到带有回读请求的8位指令头后将成为输出引脚。图55显示了先用MSB读取4线SPI;图56显示了先用MSB读3线;图57首先显示了LSB的4线读取。
6.5配置SPI数据
灵活的接口可以配置寄存器设置。使用寄存器允许更多的设备可编程性。表15显示了将AD9863配置为FD、可选FD、HD24、可选HD24、HD12、可选HD12和克隆模式所需的寄存器写入。注意，对于使用交错数据总线的模式，需要启用2倍或4倍插值。

6.6SPI Register MapSPI寄存器映射
AD9863的寄存器Ox00 ~ 0x29为设备提供了灵活的操作。SPI允许访问许多可配置选项。位函数的详细描述见表17。

AD9863芯片默认工作在FD 全双工模式。只要时钟输入正确的范围，设置寄存器15 使用SPI 模式0 配置系统 rx_tx工作 时序 和PLL 打开TX_PLL到 *2 * 4模式正常工作，开启AD9863就能正常工作。
SPI模式0：
CPOL = 0：时钟线空闲时是低电平，第1个跳变沿是上升沿，第2个跳变沿是下降沿

CPHA = 0：数据在第1个跳变沿（上升沿）采样