Verilog硬件-vivado的ip无输出怎么解决

最新推荐文章于 2024-05-02 17:01:37 发布
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文章标签： fpga开发 硬件工程 ip
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使用vivado例化IP（乘法器、RAM）之后有时候出现没有输出的结果

可能有以下原因：

1、ip自带流水线、寄存器，但例化的时候没有输入时钟CLK；

2、仿真文件testbench中初始化时间太短，延长初始化时间即可

只是来记录的菜饺
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