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FPGA
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数字IC设计/验证
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亚稳态介绍、危害及如何避免亚稳态
亚稳态专题(亚稳态的概念、亚稳态的产生、亚稳态的后果、以及如何避免亚稳态)原创 2022-08-02 23:58:02 · 6236 阅读 · 0 评论 -
AMBA总线协议AHB、APB、AXI对比分析
AMBA (Advanced Microcontroller Bus Architecture) 高级处理器总线架构AHB (Advanced High-performance Bus)— 高级高性能总线ASB (Advanced System Bus) —高级系统总线APB (Advanced Peripheral Bus) —高级外围总线AXI (Advanced eXtensible Interface)— 高级可拓展接口。...原创 2022-08-02 23:25:28 · 743 阅读 · 0 评论 -
ModelSim的使用详解
一、建立ModelSim工程1、打开ModelSim软件打开ModelSim软件,如下图所示:2、建立工程在modelsim中建立project,选择File->New->Project,如下图所示:弹出如下界面:在“ Project Name”栏中填写工程名,这里的命名方式,我们建议大家最好根据仿真的文件来进行命名,时间久了,当我们记不得这个仿真工程是用来仿真什么的时候,我们看到这个工程名,就能够知道它是用来做什么的了。这里我们把工程命名为“ runled_tb”,也就是在流原创 2021-10-13 16:08:18 · 40658 阅读 · 8 评论 -
TestBench基本写法与语法详解
一、TestBench简介一个完整的设计,除了好的功能描述代码,对于程序的仿真验证是必不可少的。学会如何去验证自己所写的程序,即如何调试自己的程序是一件非常重要的事情。而 RTL 逻辑设计中,学会根据硬件逻辑来写测试程序,即Testbench 是尤其重要的。 Verilog 测试平台是一个例化的待测(MUT) 模块,重要的是给它施加激励并观测其输出。逻辑模块与其对应的测试平台共同组成仿真模型,应用这个模型可以测试该模块能否符合自己的设计要求。编写 TESTBENCH 的目的是为了对使用硬件描述语言设计的原创 2021-10-13 14:50:04 · 36315 阅读 · 1 评论 -
verilog状态机
Verilog是硬件描述语言,硬件电路是并行执行的,当需要按照流程或者步骤来完成某个功能时,代码中通常会使用很多个if嵌套语句来实现,这样就增加了代码的复杂度,以及降低了代码的可读性,这个时候就可以使用状态机来编写代码。 状态机相当于一个控制器,它将一项功能的完成分解为若干步,每一步对应于二进制的一个状态,通过预先设计的顺序在各状态之间进行转换,状态转换的过程就是实现逻辑功能的过程。状态机,全称是有限状态机( Finite State Machine,缩写为FSM),是一种在有限个状态之间按一定规律转换的原创 2021-09-29 16:18:34 · 18366 阅读 · 2 评论 -
FPGA中wire与reg类型的区别
reg相当于存储单元,wire相当于物理连线Verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽,缺省为1位。变量的每一位可以是0,1,X,Z。其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱动装置试图将之设定为不同的值而引起的冲突型线型变量。z代表高阻状态或浮空量。线型数据包括wire,wand等几种类型在被一个以上激励源驱动时,不同的线型数据有各自决定其最终值的分辨办法。两者的区别是:即存器型数据保持最后一次的赋值,而线型数据需要持续的驱动输入端口可以原创 2021-09-29 15:52:30 · 2335 阅读 · 0 评论 -
Verilog和C的区别
Verilog是硬件描述语言,在编译下载到FPGA之后,会生成电路,所以Verilog全部是并行处理与运行的; C语言是软件语言,编译下载到单片机/CPU之后,还是软件指令,而不会根据你的代码生成相应的硬件电路,而单片机/CPU处理软件指令需要取址、译码、执行, 是串行执行的。Verilog和C的区别也是FPGA和单片机/CPU的区别, 由于FPGA全部并行处理, 所以处理速度非常快,这个是FPGA的最大优势,这一点是单片机/CPU替代不了的。Verilog和C之间的区别1、定义:Verilog是用原创 2021-09-29 15:45:01 · 2963 阅读 · 0 评论 -
Verilog和VHDL区别
这两种语言都是用于数字电路系统设计的硬件描述语言,而且都已经是IEEE的标准。 VHDL1987年成为标准,而Verilog是1995年才成为标准的。这是因为VHDL是美国军方组织开发的,而Verilog是由一个公司的私有财产转化而来。为什么Verilog能成为IEEE标准呢?它一定有其独特的优越性才行,所以说Verilog有更强的生命力这两者有其共同的特点:能形式化地抽象表示电路的行为和结构;支持逻辑设计中层次与范围地描述;可借用高级语言地精巧结构来简化电路行为和结构;支持电路描述由高层到低层原创 2021-09-29 15:43:21 · 2851 阅读 · 0 评论 -
Verilog简介
Verilog是一种硬件描述语言,以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。数字电路设计者利用这种语言,可以从顶层到底层逐层描述自己的设计思想,用一系列分层次的模块来表示极其复杂的数字系统。然后利用电子设计自动化( EDA)工具,逐层进行仿真验证,再把其中需要变为实际电路的模块组合,经过自动综合工具转换到门级电路网表。接下来,再用专用集成电路ASIC或FPGA自动布局布线工具,把网表转换为要实现的具体电路结构。Verilo原创 2021-09-29 15:41:49 · 2882 阅读 · 0 评论 -
Verilog硬件设计语言思维导图
Verilog硬件设计语言暑假期间总结的,内容都比较基础,可用作基础复习!文章最下方有思维导图PDF版本下载链接!再长的路,一步步也能走完,再短的路,不迈开双脚也无法到达。01逻辑值逻辑 0表示低电平,也就是对应我们电路的GND逻辑 1表示高电平,也就是对应我们电路的VCC逻辑 X表示未知,有可能是高电平,也有可能是低电平逻辑 Z表示高阻态,外部没有激励信号是一个悬空状态02数字进制格式二进制4’b0101表示4位二进制数字0101八进制缩写为o,以0开原创 2021-09-15 20:17:25 · 844 阅读 · 1 评论