QUARTUS使用之2： signaltap笔记

最新推荐文章于 2023-07-17 19:25:18 发布
最新推荐文章于 2023-07-17 19:25:18 发布
阅读量735 收藏
点赞数
分类专栏： signaltap 文章标签： FPGA altera quatusii signaltap
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_39274156/article/details/102698710
版权

signaltap 笔记

时间 ：2019年10月23日
地点 ：苏州

前言

之前一直使用chipscope有四年时间，习惯了ISE的CDC使用，我个人的习惯是当FPGA编译时间小于十五分钟时，更愿意使用在线逻辑分析仪，这样的结果更真实，当然Modelsim仿真是很重要的。但是最近工作需要使用ALTERA的FPGA芯片，这就需要我学会使用quartus,我个人认为signaltap在线逻辑分析仪是必须要掌握的软件之一

建立FPGA工程

此部分略过，网上一大堆教程

signaltap

建立signaltap

  1. 打开Signaltap：
    Tools ->SignalTap II Logic Analyzer
  2. JTAG识别：
    右上角 JTAG Chain Configuration :JTAG ready，Hardware为 USB-Blaster[USB-0], Decice为@1：EP3C(10|5)/EP4C(10|6)
  3. Signal Configuration选择采样时钟：
    点击后面的…弹出Node Finder中进行详细筛选条件
    a. Filer选择信号阶段，这里选择Post-Compilation,在综合后的信号中筛选
    b. Named输出要查找的时钟信号或者点击List按钮在Nodes Found列表中查找信号
    c.此次主要是采样从端口进入FPGA的视频信号，所以采样时钟选择外部LCD同步时钟LCD_PCLK,选中后右移到SelectedNo
最低0.47元/天 解锁文章
weixin_39274156
关注
专栏目录
FPGA开发 Quartus Signaltap的基本使用
叶庭云 成为自己的光
07-01 1800
一、前言 Signaltap是嵌入式逻辑分析仪，说到嵌入式，很容易让人想起ARM，其实 Signaltap 跟 ARM 没有半毛钱关系。这里的嵌入是嵌到 FPGA 的内部。 如果你用过Signaltap，就会发现，每次都要综合整个工程，再下载代码，然后才可以使用Signaltap，这说明了 Signaltap 是由一些逻辑电路组成，而不是仿真。 请不要把 Signaltap 和 Modelsim 混为一谈（如果是一样的话，就不用起两个名字了），就算两个软件的界面上的波形很像。 以下是 Signaltap 界
[笔记][FPGA]如何使用SignalTap观察wire与reg值
weixin_30267785的博客
12-21 596
0. 简介 　　在FPGA程序调试时，我们除了仿真还经常的会用到SignalTap进行板级调试，其可以真实有效的反应某些变量的变化，方便我们理解内在跳转，方便Debug的运行。SignalTap需要制定时钟，根据需求进行选择，其采样遵循奈奎斯特因采样定律。 　　我们在Debug中有时会经常遇到这样的情况，在SignalTap中并不能观察到所有的变量值。有些变量添加进入面板后会变红，这就表示Si...
资源受限--使用signaltapII调试FPGA设计中的bug
sean_hy2009的专栏
06-21 1945
FPGA的资源是有限的。 riple     设计已经占用了可观的资源（%的LE，%的MB），signaltap还要和设计抢占资源。“抢占”在这里是很贴切的，既包括抢占LE、MB，还包括布局资源和布线资源。我把“抢占”造成的影响叫做“测不准原理”。这一原理是贯穿signaltap调试始终的一条基本原理。一句话来说，就是“对信号的观察会引入对信号的影响”。 riple     这些影响绝大部
Quartus的SignalTap的使用
GLCZS的博客
11-22 4442
Quartus内置逻辑分析仪的使用方法
quartus工具篇——Signal Tap
最新发布
qq_52548731的博客
07-17 4464
quartus——signal tap使用
VHDL学习：利用Quartus自带库3步快速完成状态机
weixin_34050005的博客
09-23 1794
Quartus自带库里面有各种编程语言的模板，供开发者参考。 初学者利用VHDL实现状态机比较生疏的情况下，可以调出该模板，适当修改即可。 本文将描述如何利用Quartus自带库调出状态机模板，并适当修改完成状态机。 ========================================================= step one 新建VHDL文档，...
QuartusII13.0软件Signaltap工具的使用
qq_43534451的博客
03-12 2659
打开QuartusII13.0软件，建立好工程后，先调用软件中的IP核ROM tools -> MegaWizard,进入如下界面
Quartus II设计软件入门教程：提升FPGA & CPLD设计效率
在实际使用中，用户还可以利用Quartus II的调试工具，如SignalTap逻辑分析器，来实时查看和分析设计中的信号状态。此外，软件的优化功能可以帮助设计者在满足性能需求的同时降低功耗。 Quartus II教程旨在帮助新手...
Quartus II 设计自动化工具简介
* Altera、Altera 标识、FastTrack、HardCopy、MAX、MAX+PLUS、MAX+PLUSII、MegaCore、MegaWizard、NativeLink、Nios、OpenCore、Quartus、QuartusII、QuartusII 标识和 SignalTap 是 Altera 公司在美国和其他国家的...
Using DDR DDR2 SDRAM with sopc builder
04-25
5. 设置SignalTap II Logic Analyzer。 6. 编译项目。 7. 验证时序结果。 8. 下载SRAM对象文件。 9. 整合Nios II IDE。 10. 测试系统。 #### 结论 通过遵循Altera AN-398-1.1中的指导，开发者可以成功地在SOPC ...
QuartusII中_SignalTapⅡ逻辑分析仪的使用
07-17
QuartusII中_SignalTapⅡ逻辑分析仪的使用,个人认为讲的挺好。
Quartus II SignalTap使用心得
jianquanLee's Blog
11-08 9169
Quartus II SignalTap的简单应用介绍
【原创】如何用SignalTap II观看状态机状态
weixin_30709929的博客
07-25 920
前几天在调试一个项目时想用SignaTap II查看状态机的状态，经过琢磨后发现了使用方法。保存与此，以便以后忘记了再来复习。 附上一个小的状态机测试程序，虽然代码不够完善，但也能达到示范目的。 1 module statetest( 2 input [0:0] iKEY, 3 input [8...
[FPGA]时间基准电路、SignalTap分段触发采集与0.0s至9.9s计时秒表设计
Pluto_24的博客
07-10 892
0.0s至9.9s计时的秒表设计 文章目录0.0s至9.9s计时的秒表设计基础：时间基准电路时间基准电路为基础的0至9计数器内部结构仿真SignalTap观测、分段触发采集计时0.0至9.9秒表顶层设计原理图带使能的计数器设计使能复位暂停代码管脚分配Verilog整体代码 基础：时间基准电路 定时发出一个窄脉冲的电路 时序 每T时间，生成一个宽度为P时间的脉冲 电路的工作时钟的周期为P 使用一个计数器可以实现该时序 本质上是一个两级计数器级联的的电路结构，第一级计数器生成时间基准信号，第二级计数
关于quartus Ⅱ 13.1 signal top Ⅱ 使用时报“invalid JTAG configuration”和“instance not found”
liuxuedianna的博客
06-17 7138
程序已经可以下载到板子中并且运行，却显示JTAG连接无效。 官方解释是在Quartus® II12.0及以前的版本，如果使用USB下载器时SignalTap™ II Logic Analyzer会出现这个问题（Arria® V 系列器件）。但是我安装的是13.1版本。 官方给出的解决方法如下: 1.在编译完SRAM Object File (.sof)文件后，去软件安装目录中寻找 jtagconfig ，在/quartus/bin 文件夹中。 以管理员身份运行，结果打开就自动关闭了。 2. 找不到该文.
彻底掌握Quartus——Signaltap篇
09-06 6477
一、前言。 Signaltap是嵌入式逻辑分析仪，说到嵌入式，很容易让人想起ARM，其实Signaltap跟ARM没有半毛钱关系。这里的嵌入是嵌到FPGA的内部。 如果你用过Signaltap，就会发现，每次都要综合整个工程，再下载代码，然后才可以使用Signaltap，这说明了Signaltap是由一些逻辑电路组成，而不是仿真。 请不要把Signaltap和Mode
阻止Quartus优化掉信号(keep preserve)
eachanm的博客
01-31 1360
使用SignalTap II Logic Analyzer观察信号，有时要观察的信号会被Quartus优化掉，这种情况下可以给信号指定属性。如果是寄存器，并且不是零扇出，可以使用preserve属性。如果是组合逻辑信号（wire），可以使用keep属性。1）不会从该寄存器推断出状态机；2）对零扇出寄存器无效。
Quartus基础05
程序狗的成长之路
11-14 1332
比如，已经有了test.v，就不要用弄test.vwf，不然你双击test的原理图Symbol的时候，会问你要打开test.v还是test.vwf，让你浪费不必要时间。也可以使用网络标号，先把线引出来，选中线，再输入网格标号就可以了，但是要注意一下格式，如：qout是8位，网络标号就要写成qout[7..0]。8、电路使用了0个PLL，我这芯片一共有2个PLL，PLL是固核（也可以认为是硬核，硬核和固核的分界线并不是很明确），可以配置一下就调用，某些FPGA会有4个或更多的PLL固核。
SignalTap 逻辑分析仪的使用
luoai_2666的博客
06-28 2631
问题总结 出现instance not found 原因： .pof不匹配。FPGA之前固化了别的程序，现在的.stp自然烧不进去。 解决：编译之后，将现在的.sof烧写进去。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值