[笔记][FPGA]如何使用SignalTap观察wire与reg值

0. 简介

　　在FPGA程序调试时，我们除了仿真还经常的会用到SignalTap进行板级调试，其可以真实有效的反应某些变量的变化，方便我们理解内在跳转，方便Debug的运行。SignalTap需要制定时钟，根据需求进行选择，其采样遵循奈奎斯特因采样定律。

　　我们在Debug中有时会经常遇到这样的情况，在SignalTap中并不能观察到所有的变量值。有些变量添加进入面板后会变红，这就表示SignalTap抓取不到此数值。出现这一现象的原因是，综合器在综合时对一些变量进行了优化，所以就显示不出来了。下文将针对两种变量类型，wire和reg来分别讲述如何让其正常的显示出来。这一部分的知识其实很简单就是，基本思想就是使用综合属性Synthesis Attribute来控制综合时的一些优化。

1. wire型变量

 　　有关于变量的综合属性这一块也可以在Quartus中的language template中查看。wire型变量的综合属性在Quartus 13中的template中显示如下，其主要命令为keep命令。Quartus软件中给出了相关的介绍。

// Prevents Quartus II from minimizing or removing a particular
//