左移寄存器vhdl_(完整word版)移位寄存器VHDL

VHDL

移位寄存器的设计

1

、实验内容

(

1

)设计一个移位寄存器

(

2

)根据

VHDL

语言描述输入法编译和波形仿真。

2

、实验要求

(1)

熟悉

VHDL

语言描述输入法

(2)

设计一个移位寄存器的

VHDL

程序，具有

左、右移位，同步置数、同步清零等功

能

(3)

用

QuartusII

软件编译和波形仿真

(4)

把自己认为好的实验结果写成实验报告。

(要计成绩)

3

、实验步骤

程序：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity yw is

port(data:in std_logic_vector(5 downto 0);

left_da,right_da,reset,clk:in std_logic;

mode :in std_logic_vector(1 downto 0);

qout :buffer std_logic_vector(5 downto 0));

end yw;

architecture behave of yw is

begin

process

begin

wait until rising_edge(clk);

if(reset='1')then

qout<="000000";

else

case mode is

when"00"=>qout<=qout;

when"01"=>qout<=right_da&qout(5 downto 1);

when"10"=>qout<=qout(4 downto 0)&left_da;

when"11"=>qout<=data;

when others=>null;

end case;

end if;

end process;

end behave

；