左移寄存器vhdl_VHDL移位寄存器程序

LIBRARY ieee;

USE ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

ENTITY yiwei IS

PORT (CR,CP,SL,SR,D0,D1,D2,D3,S1,S0 : IN  STD_LOGIC;

Q0,Q1,Q2,Q3 : OUT STD_LOGIC);

END ENTITY yiwei;

ARCHITECTURE rtl OF yiwei IS

BEGIN

PROCESS(CR,CP) IS

VARIABLE q_0,q_1,q_2,q_3:STD_LOGIC;

begin

IF(CR='0')THEN

Q0<='0';

Q1<='0';

Q2<='0';

Q3<='0';

ELSIF(CP'EVENT AND CP='1') THEN

IF(S1='0' AND S0='1')THEN

q_0:=SR;

q_1:=q_0;

q_2:=q_1;

q_3:=q_2;

Q0<=q_0;