左移寄存器vhdl_用VHDL实现的通用循环移位寄存器

杂谈

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----shift_register_fanfan.vhd-----------------------------------------------

library ieee;

use ieee.std_logic_1164.all;

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entity shift_register_fanfan is

generic(N:integer:=7);

port(

clk:in std_logic;     ----

输入时钟，上升沿移位。

rst:in std_logic;     ----

复位信号，高电平复位。

start:in std_logic;   ----

移位开始，一段低电平读入输入信号，高电平开始移位。

data_in:in std_logic_vector(N downto 0);    ----

输入的需要移位的信号。

data_out:out std_logic_vector(N downto 0)   ----

移位后输出的信号。

);

end shift_register_fanfan;

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architecture rtl of shift_register_fanfan is

signal high_temp:std_logic;                      ----