python verilog顶层连线_ExASIC: RTL顶层自动连线的秘武器：Emacs verilog-mode介绍

最新推荐文章于 2024-08-16 07:39:10 发布

weixin_39530149

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文章标签： python verilog顶层连线

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本文介绍了Emacs verilog-mode如何帮助进行RTL顶层自动连线，节省Verilog和SystemVerilog代码编写时间。它支持Autos功能，可以自动分析模块端口、内部变量和敏感信号列表，并处理子模块的端口定义。通过定义模板，可以方便地处理特殊连接关系。只需简单的快捷键操作，即可实现高效自动化连线。

摘要由CSDN通过智能技术生成

RTL顶层自动连线的秘武器：Emacs verilog-mode介绍

RTL顶层自动连线听说过吗？想学吗？我们今天就来介绍自动连线的神器——emacs verilog-mode。

emacs是什么？

江湖流传版：传说中神的编辑器。

维基百科版：Emacs(Editor MACroS，宏编辑器)，最初由Richard Stallman于1975年在MIT协同Guy Lewis Steele Jr.共同完成。

verilog-mode是什么

Verilog-mode.el is the extremely popular free Verilog mode for Emacs which provides context-sensitive highlighting, auto indenting, and provides macro expansion capabilities to greatly reduce Verilog coding time. It supports AUTOs and indentation in Emacs for traditional Verilog (1394-2005), the Open Verification Methodology (OVM) and SystemVerilog (1800-2005/1800-2009).

Recent versions allow you to insert AUTOS in non-AUTO designs, so IP interconnect can be easily modified. You can also expand SystemVerilog ".*" port instantiations, to see what ports will be connected by the simulators.

简单点说就是支持Veril