一位全减器逻辑电路图_一种一位全减器电路的制作方法

一种一位全减器电路的制作方法

【专利摘要】本发明公开了一种一位全减器电路，适用于减法运算和除法运算。电路结构包括9个或非门。其中输入包括被减数A、减数B、来自低位的借位Cin，输出包括差位S和向高位的借位Cout；输入到差位输出及借位输出均经过6级或非门，且电路结构对称，便于布局布线。本发明可以直接用于计算减法运算，最高位借位输出直接表示符号位，从而避免将减数取反加一后使用加法电路完成减法的间接运算过程。

【专利说明】一种一位全减器电路

【技术领域】

[0001]本发明属于集成电路设计领域，特别涉及一种一位全减器电路。

【背景技术】

[0002]目前，对于减法电路及除法电路中的减法运算通常将减数取反加一后使用加法电路来完成运算，通常需要增加一系列的非门或者异或门，从而增加了电路面积。

[0003]有鉴于此，有必要设计一种专门的全减器电路，通过直接列出真值表来写出全减器的布尔表达式，并经过简化，减少所需门的个数，使电路硬件资源达到最少。

【发明内容】

[0004]本发明的目的在于解决上述问题，提供一种一位全减器电路，该电路适用于减法运算和除法运算，可以避免采用将减数取反加一后使用加法电路完成减法的间接运算过程，直接完成一位减法。

[0005]为了达到上述目的，本发明采用以下技术方案予以实现:包括对称设置六级或非门，且这六级或非门由输入至输出依次串联；其中六级或非门的第一级或非门、第二级或非门、第四级或非门和第五级或非门的输入端与输入信号相连，第六级或非门的输出端作为结果输出％5。

[0006]所述的输入信号包括被减数A、减数B以及来自低位的借位Cin ;输出结果