verilog assign用法_HDLBits：在线学习 Verilog （十三 · Problem 60-64）

本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7 分钟精通 Verilog，还是对 Verilog 和数电知识查漏补缺的同学，都能从中有所收获。

首先附上传送门：

Mux2to1 - HDLBits​hdlbits.01xz.net

Problem 60 : 2-to-1 multiplexer (Mux2to1)

从本题开始的五道题将讨论数字电路中的多路选择器的使用。选择器是一个使用频次很高的模块，选择器从多个输入数据流中选取一个输出到公共的输出端。在综合的过程中一些 Verilog 语法会显式地被"翻译"为选择器，可以在综合结果中看到对应的选择器模块。

牛刀小试

本题中需要实现一个 2 选 1 选择器，sel 信号作为选择信号，当 sel = 1 时选择 b，反之选择 a。

解答与分析

module top_module( 
    input a, b, sel,
    output out );
    
    assign out = (sel) ? b : a;
    
endmodule

本题中如果直接翻译题目要求中的逻辑，则对应的逻辑表