高层次描述语言(HDL)如VHDL和Verilog是综合的前端。HDL设计允许用工艺无关的方式来表示。然而,不是所有的HDL结构都能被综合,不仅如此,也不是所有的HDL代码都能综合成想要的结果。
1. 不完全敏感信号表
DC对在process或always块中却不在敏感信号表中的信号给出一个警告。然而对包含不完全敏感信号表的块,综合后的逻辑在大多数情况下是正确的,目前还没有遇到因为这种情况导致综合后的逻辑出错的事例。
2. 存储元件推断
有两种类型的存储元件——锁存器和触发器,参考链接:
Osris:Flip-Flop和Latchzhuanlan.zhihu.com锁存器为电平敏感存储元件,而触发器通常为边沿敏感。只要锁存器的使能是有效的,锁存器就是透明的(output==input)。一旦锁存器使能无效,它在其输出端保持当时输出端的值。另一方便,触发器可以由时钟的上升或下降沿触发。
锁存器是简单器件,与触发器相比占的面积要小