文章
简介
本系列文章主要针对FPGA初学者编写,包括FPGA的模块书写、基础语法、状态机、RAM、UART、SPI、VGA、以及功能验证等。将每一个知识点作为一个章节进行讲解,旨在更快速的提升初学者在FPGA开发方面的能力,每一个章节中都有针对性的代码书写以及代码的讲解,可作为读者参考。
伍
第五章:赋值语句
在 Verilog HDL 中常用的几种赋值语句,在前面的章节中已经了解到两种,一种是 assign,一种是 always,还有一种常用的叫做 initial(初始化),本章中将会讲解这三种常用的赋值语句的用法。
在学习数字电路时,应该了解了组合逻辑和时序逻辑的概念,通俗说组合逻辑是完全由线与运算符组成的电路,它的运行不受时钟沿控制,而时序逻辑其实是在组合逻辑上加上寄存器,最终的结果受到时钟沿的控制。