python 生成testbench_testbench的设计 文件读取和写入操作 源代码

十大基本功之 testbench

1. 激励的产生

对于 testbench 而言，端口应当和被测试的 module 一一对应。

端口分为 input,output 和 inout 类型产生激励信号的时候，

input  对应的端口应当申明为 reg,

output 对应的端口申明为 wire,

inout  端口比较特殊，下面专门讲解。

1)直接赋值

一般用 initial 块给信号赋初值，initial 块执行一次，always 或者 forever 表示由事件激发反复执行。

举例，一个 module

`timescale 1ns/1ps

module exam();

reg   rst_n;

reg   clk;

reg   data;

initial

begin

clk = 1'b0;

rst = 1'b1;

#10

rst = 1'b0;

#500

rst = 1'b1;

end

always

begin

#10 clk = ~clk;

end

endmodule

大家应该注意到有个#符号，该符号的意思是指延迟相应的时间单位。该时间单位由 timscale 决定.

一般在 testbench 的开头定义时间单位和仿真精度，比如`timescale 1ns/1ps

前面一个是代表时间单位，后面一个代表仿真时间精度。

以上面的例子而言，一个时钟周期是 20 个单位，也就是 20ns。

而仿真时间精度的概念就是，你能看到 1.001ns 时对应的信号值，

而假如 timescale 1ns/1ns，1.001ns 时候的值就无法看到。

对于一个设计而言，时间刻度应该统一，如果设计文件和 testbench 里面的时间刻度不一致，

仿真器默认以 testbench 为准。

一个较好的办法是写一个 global.v 文件，然后用 include 的办法，可以防止这个问题。

对于反复执行的操作，可写成 task,然后调用，比如

task load_count;

input [3:0] load_value;

begin

@(negedge clk_50);

$display($time, " <>", load_value);

load_l   = 1’b0;

count_in = load_value;

@(negedge clk_50);

load_l   = 1’b1;

end

endtask //of load_count

initial

begin

load_count(4’hA); // 调用 task

end

其他像 forever,for,function 等等语句用法类似，虽然不一定都能综合，但是用在 testbench 里面很方

便，大家可以自行查阅参考文档

2) 文件输入

有时候，需要大量的数据输入，直接赋值的话比较繁琐，可以先生成数据，再将数据读入到寄存器中，

需要时取出即可。

用 $readmemb 系统任务从文本文件中读取二进制向量(可以包含输入激励和输出期望值)。

$readmemh 用于读取十六进制文件。例如：

reg   [7:0]  mem[256:1] // a 8-bit, 256-word 定义存储器 mem

initial $readmemh ( "E:/readhex/mem.dat", mem ) // 将.dat 文件读入寄存器 mem 中

initial $readmemh ( "E:/readhex/mem.dat", mem, 128, 1 ) // 参数为寄存器加载数据的地址始终

文件调入和打印中，我们 $fread $fwrite 用的更多一些, 大家可以自行查阅参考文档

2. 查看仿真结果

对于简单的 module 来说，要在 modelsim 的仿真窗口里面看波形，就用 add wave ..命令

比如， testbench 的顶层 module 名叫 tb,要看时钟信号，就用 add wave tb.clk

要查看所有信号的时候，就用 add wave /*

当然，也可以在 workspace 下的 sim 窗口里面右键单击 instance 来添加波形

对于复杂的仿真，免不了要记录波形和数据到文件里面去。

1)波形文件记录(这部分暂时我没用到呢！)

常见的波形文件一般有两种， vcd 和 fsdb， debussy 是个很好的工具，支持 fsdb，所以最好是 modelsim+debussy 的组

合默认情况下， modelsim 不认识 fsdb，所以需要先装 debussy，再生成 fsdb 文件。

$dumpfile 和$dumpvar 是 verilog 语言中的两个系统任务， 可以调用这两个系统任务来创建和将指定信息导入 VCD 文件.

对于 fsdb 文件来说，对应的命令是 fsdbDumpfile,dumpfsdbvars

(什么是 VCD