verilog赋多位值_Verilog（1）关于赋值

Verilog的赋值语句主要包括以下四种：按照赋值的强度顺序分别为”force”>”procedural block中的assign”>”=”>=”<=”；

其中force之后要用release来释放赋值，才可以让被赋值的变量被其他值赋值；一般procedural block中是不允许assign的，但实际上它是允许存在的，但有一个要求，就是assign完之后要记得deassign将赋值变量释放，这样就可以让变量重新被赋值，否则就会出现问题，之后变量值将保持不变；而<=和=分别为non-blockingassignment和blocking assignment，分别是指非阻塞赋值和阻塞赋值。

下面举一个例子：

always @(posedgeclk)begin

force a=6;

release

end

程序中任何一个位置只要是force了一个变量值，那么不管任何其他条件，这个时候该变量的值就会是相应的值，优先级最高；而always 和initial等proceduralblock中的assign的优先级则稍微低一点，并且同时对同一个变量进行赋值，会把最后一个assign的值赋给变量，如下所示：

always @( posedge clk ) begin

assign a=8;

assign a=10;

deassign a

end

要注意一个问题：assign会把最后一个值10赋给变量a；并且连续的赋值的assign只需要一个deassi