reg [15:0]Data;
reg [3:0] i;
reg [1:0] data_r;
......
......
......
begin
Data[i:i-1]<= data_r;
end
此类赋值是错误的,我自己修改了语句,如下
begin
Data[i] <= data_r[1];
Data[i-1] <= data_r[0];
end
这就很神奇,我对硬件描述原理不太熟悉,很多时候都带着c语言的特点去想 hdl,感觉这硬件描述中有累加器,和d触发器的结合,用一条语句 <= 来表示,也就是d触发器来处理显然不行,所以会报错。以后求哪个大神指点我。或者什么时候去图书馆找找比较细的verilog的语法书吧。