fpga开发教程 labview_NILabVIEW高性能FPGA开发者指南.pdf

本文档是NI LabVIEW高性能FPGA开发者指南,介绍了如何优化LabVIEW RIO应用程序,包括FPGA的优点、SCTL(Single Cycle Timing Loop)的理解与优势,以及提高吞吐量的各种技术,如增加时钟频率、处理采样数和缩短关键路径等。
摘要由CSDN通过智能技术生成

NILabVIEW高性能FPGA开发者指南

NI LabVIEW高性能FPGA

开发者指南

优化LabVIEW RIO 应用程序的推荐方法

Revision No. 1.1 – February 2014

? 2014 National Instruments。版权所有。CompactRIO、LabVIEW、National Instruments、NI、、NI FlexRIO 、

National Instruments公司标识,以及鹰形标识均为National Instruments Corporation的商标。关于其它National

Instruments商标,请访问/trademarks,参考Trademark Information 。此处提及的其它产品和公司名称均为其各自

公司的商标或商业名称。National Instruments Alliance Partner是独立于NI的商业实体,与NI之间不存在代理、合伙或合

资关系。

目录

引言 5

目标读者 5

前提条件和参考资料 5

基于FPGA的高性能设计 7

FPGA的优点 7

高性能LabVIEW FPGA 7

理解NI RIO硬件平台 9

基于PXI和PC平台的NI RIO 9

用于紧凑的嵌入式应用的NI RI 12

选择FPGA平台 13

基于单周期定时循环的高性能编程 15

SCTL和标准LabVIEW FPGA代码的比较 15

理解SCTL 16

SCTL 的优势 18

SCTL 的约束条件 18

吞吐量优化技术 23

提高时钟频率 23

增加每个调用所处理的采样数 24

缩短关键路径 25

缩短启动间隔

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