fpga开发教程 labview_LabVIEW FPGA教程

导入

LabVIEW FPGA

硬件的同时通过

LabVIEW FPGA

程序框图

与它进行通讯的框架。一旦导入成功，相对于

LabVIEW FPGA

，

IP

可以独立地、并行地运行。

IP

既能以

原始

VHDL

的形式也能以诸如电子设计交换格式

(Electronic design interchange format, EDIF)

网表等中间

文件的形式存在。这一功能要求使用者具有一定数字电路设计经验和

VHDL

的基本知识，因为所导入的

IP

通常是一种底层的硬件描述语言

(Hardware description language, HDL)

。

对于不同的

FPGA

目标，其所支持的

CLIP

也不同。请参考目标硬件的的定义文档获取关于

CLIP

支持的

信息。部分

FPGA

目标可支持以下一种或者两种类型的

CLIP

：

用户定义的

CLIP

—

导入

VHDL

代码，直接与

FPGA VI

进行通讯。

套接字

CLIP

—

导入

VHDL

代码，直接和不与

LabVIEW FPGA